JPH02287625A - シングルチップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシングルチップマイクロコンピュータ、特に、
スタック動作の監視機能を内蔵したシングルチップマイ
クロコンピュータに関する。

〔従来の技術〕

従来のシングルチップマイクロコンピュータ３二ついて
図面を参照して詳細に説明する。

第１０図は従来のシングルチップマイクロコンピュータ
の一例を示すブロック図である。

プログラムカウンタ（以下ＰＣという）１は命令の格納
アドレスを指す、インクリメント機能付きポインタであ
る。

読み出し専用メモリ（以下ＲＯＭという）２はユーザプ
ログラム格納に用いる。

アドレス／データバス３は、アドレスおよびデ−タを時
分割に転送する８とットバスである。

命令レジスタ４はＲＯＭ２からリードした命令をアドレ
ス／データバス３を介して格納するレジスタである。

制御部５は、命令レジスタ４に格納した内容に従って制
御信号を出力し、各部を動作させることにより命令機能
を実行する。

演算部６は、アドレス／データバス３を介した入力デー
タに対し演算を行ない、結果をアドレス／データバス３
に出力する。

読み出しおよび書き込みの可能なメモリ（以下ＲＡＭと
いう）７は、１ワード８ビツトの構成であり、データ処
理において、データ格納に用いる。

スタックポインタ（以下ＳＰという）６０は、データの
一時退避にＲＡＭ７を使用する際用いられるアト１／ス
ポインタで、ＲＡＭ７をＬＩＦ○（ＬＡＳＴ　ＩＮ　Ｆ
ＩＲ３Ｔ　０１ｌＴ　）形式で使用する。

制御部５は、プッシュ命令実行の際、ＳＰ減少信号１２
を出力し、５２６０から１を減算するとともにライト信
号１４を出力し、Ｒ，Ａ　Ｍ　７にアドレス／データバ
ス３を介した転送データをライトする。また、ポツプ命
令実行の際は、ＳＰ増加信号１３を出力し、５Ｐ６０に
１を加算するとともにリード信号１１を出力し、）ＩＡ
Ｍ７からデータをリードする。

汎用レジスタ８は、様々な処理データ格納用として用い
る、読み出し、書き込み可能なレジスタである。

ＰＣＩ　　命令レジスタ４．制御部５．汎用レジスタ８
．演算部６，５Ｐ６０からなるブロックは中央処理装置
（以下ＣＰＵという）３０を構成している。

割り込み制御部９は、割り込み要求信号１５に従ってＣ
ＰＵ３０に割り込み処理を実行させる。

周辺部１０は、ボート、シリアルインターフェイス等か
ら構成されており、チップ外とのデータ通信に使用する
。

次に動作について説明する。

ＰＣＩで指定するアドレスの命令をＲＯＭ　２からリー
ドし、アドレス／データバス３を介して命令レジスタ４
に格納する。

制御部５は、命令レジスタ４に格納した命令をデコード
後、制御信号を発生し、各部を動作させることにより命
令機能を実行する。

命令実行が終了すると、ＰＣＩの内容に１を加算すとと
もに、命令レジスタ４に新たな命令を格納後実行する。

上記動作を繰返し行なうことにより、ＲＯＭ　２に格納
したプログラムを逐次実行する。

次に、スタック動作を説明する。

プッシュ命令を実行すると、制御部５はＳＰ減少信号１
２を出力し、５Ｐ６０の値から１を減算後、ライト信号
１４を出力し、５Ｐ６０で指定するＲＡＭ７のアドレス
に対し、アドレス／データバス３を介した転送データを
ライトする。

ポツプ命令を実行すると、制御部５はリード信号１１を
出力し、５Ｐ６０で指定するＲＡＭ７のアドレスからデ
ータをリードし、アドレス／データバス３に出力させる
とともにＳＰ増加信号１３を出力し、５Ｐ６０の値に１
を加算する。

２バイトデータをプッシュする場合、およびポツプする
場合のタイミングを各々第１１図、第１２図に示す。

この時、命令に応じてＲＡＭ７ヘライトまたはリードす
るデータのバイト数が異なる。

すなわち、プッシュ命令の場合を考えると、データのバ
イト数は１の場合もあれば２バイト以上の場合もあり、
プッシュ命令の種類に応じて変化する。

通常、プッシュ命令実行後、ポツプ動作を行なう場合は
、データバイト数は同一である。すなわち、データを２
バイトブツシユ後ポツプする場合は、ポツプするデータ
のバイト数は２である。

ここで、何等かの原因でスタックずれが発生したとする
。

この時には、２バイトブツシユした後、例えば３バイト
ポツプする場合があるが、従来のシングルチップマイク
ロコンピュータにおいては、スタック動作後の異常を検
出し対処する機能を内蔵していないなめ、ＣＰＵは異常
な処理を続け、最悪の場合暴走する。

第１３図は第１０図に示す従来例の動作を説明するため
のフローチャートである。

まず、プログラム処理のフローを説明する。

ステップＳ１ プログラムにおいては、ＢレジスタおよびＣレジスタの
値をスタックにプッシュする。

ステップＳ２ Ａレジスタの値をスタックにプッシュする。

ステップＳ３ Ａレジスタに入力ボートの値を格納する。

ステップＳ４ Ａレジスタの値を内部ＲＡＭに格納する。

ス、テップＳ５ スタックからＡレジスタにデータをポツプする。

ステップＳ６ Ａレジスタの第３ビツトの値を判別し、値が１の時は処
理１を行ない（ステップＳ８）、値がＯの時は処理２を
行ない（ステップＳ７）プログラムの実行を終了する。

上述したプログラムの実行において、プログラムの作成
時の誤りにより、ステップＳ２が欠けていたり、何等か
の原因でステップＳ２を実行しなかったとする。

この時、矢印１０１で示すフローにしたがってステップ
Ｓ１からステップＳ３の処理が行なわれる。

したがって、ステップＳ６においては、ステップＳ１に
おいてスタックにプッシュしたＣレジスタの値にもとづ
いて処理の分岐を判断していることになり、ステップＳ
２においてスタックにプッシュしたＡレジスタの値にも
とづいて処理の分岐を判断していない。

その結果、本来処理１を実行すべきであるのに処理２を
実行する場合が発生する。

したがって、正当でないデータにもとづいてＣＰＵが処
理を続行するため、ＩＣカードの場合は処理１でデータ
リードを行ない、処理２でデータライトを行なうとする
と、データをリードすべき場合にライトして、決済金額
を誤ることになる。

エンジン制御の場合は、処理１でエンジンの回転数を下
げ、処理２でエンジンの回転数を上げる処理を行なうと
すると、エンジンの回転数を下げるべきなのが逆に上げ
てしまい、交通事故を誘発することが考えられる。

〔発明が解決しようとする課題〕

上述した従来のシングルチップマイクロコンピュータは
、スタック動作時、プッシュしたデータバイト数とポツ
プするデータバイト数が異なっていても検出できず、ポ
ツプしたデータを正当なデータとして処理を続行するた
め、ＣＰＵが異常な処理を行ない、最悪の場合プログラ
ムの暴走等が発生し、システムのセキュリティが低下す
るという欠点があった。

本発明の目的は、スタックエラー検出回路を追加して、
プッシュデータバイト数とポツプデータバイト数との一
致を監視して、プログラムの暴走等を防止できるシング
ルチップマイクロコンピュータを提供することにある。

〔課題を解決するための手段〕

本発明のシングルチップマイクロコンピュータは、単一
半導体基板上に中央処理装置、記憶装置１割り込み制御
部９周辺装置を集積したシングルチップマイクロコンピ
ュータにおいて、前記中央処理装置にスタックエラー検
出回路を追加し、前記中央処理装置の出力する信号に従
ってプッシュ命令実行時に前記スタックエラー検出回路
がプッシュするデータ長を示すデータを出力し前記中央
処理装置の制御により前記記憶装置にプッシュし、ポツ
プ命令実行時に前記スタックエラー検出回路に前記中央
処理装置の制御により前記記憶装置からポツプするデー
タ長を示すデータを入力し前記中央処理装置の出力する
前記ポツプ命令によりポツプするデータ長と比較し、一
致しない場合に前記割り込み制御部に対して信号を出力
し、前記割り込み制御部を介して前記中央処理装置にお
いて処理を行なうことを特徴とする。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
。

第１図に示すシングルチップマイクロコンピュータは、
スタックエラー検出回路１００を有し、スタック動作に
おいて異常が発生した場合、スタックエラー検出回路１
００からスタックエラー検出信号２８を出力し、割り込
み制御部９を介してＣＰＵ３１にエラー処理を行なわせ
る。

また、ポツプ命令実行中に、制御部５がポツプ信号１８
．Ｌ信号１７を出力し、プッシュ命令実行中にプッシュ
信号１６．し信号１７を出力する。

制御部５は、プッシュ命令実行時にデータをＲＡＭ７に
プッシュ後、プッシュ信号１６を出力し、プッシュする
データ長が１バイトの時０，２バイトの時は１の値をＬ
信号１７として命令実行中に出力し、ポツプ命令実行時
にポツプ信号１８を出力しデータをポツプし、ポツプす
るデータ長が１バイトの時０．２バイトの時は１の値を
Ｌ信号１７として命令実行中に出力する。

本実施例においては、スタック操作命令で扱うデータの
バイト数の上限を２とする。

第２図は第１図に示すスタックエラー検出回路１００の
詳細を示す回路図である。

第２図に示すスタックエラー検出回路は、論理積ゲルト
（以下ＡＮＤゲートという）２１と、排他的論理和ゲー
ト（以下ＥＸＯＲゲートという）２０と、３ステートバ
ツフア２３とを含んで構成される。

ＥＸＯＲゲート２０は、Ｌ信号１７とアドレス／データ
バス３の最下位ビットに接続している信号線２９の信号
値を入力し、上記２信号のレベルが異なる時のみＡＮＤ
ゲート２１に対し１を出力する。

ＡＮＤゲート２１は、ＥＸＯＲゲート２０の出力および
ポツプ信号１８を入力とし、上記２信号が共に１のとき
のみ１をスタックエラー検出信号２８として出力する。

３ステートバツフア２３は、プッシュ信号１６が１の時
のみオンし、し信号１７をそのまま信号線２９に出力す
る。

プッシュ命令実行時の動作を説明する。

プッシュ命令を実行すると、制御部５はＳＰ減少信号１
２およびライト信号１４を出力してデータをＲＡＭ７に
格納後、プッシュ信号１６およびライト信号１４を同時
に出力する。また、Ｌ信号１７を命令実行中出力し続け
る。

ブッシュ信号１６出力時の動作は、以下に示す通りであ
る。

３ステートバツフア２３がオンするため、Ｌ信号１７を
信号線２９に出力し、かつライト信号１４が１のなめア
ドレス／データバス３の最下位ビットを介してＲＡＭ７
にライトする。すなわち本来プッシュすべきデータに加
え、プッシュデータ数を示す１バイトデータをプッシュ
する。

２バイトデータをプッシュする命令実行時の信号動作タ
イミングを第６図に示す。

次に、ポツプ命令実行時の動作を説明する。

ポツプ命令を実行すると、制御部５はＳＰ増加信号１３
およびリード信号１１を出力してプッシュ長を示す１バ
イトデータをＲＡＭ７からリード後、本来のデータをポ
ツプする。

２バイトデータをポツプする場合の信号動作タイミング
を第７図に示す。

以下、第２図を用いてＲＡＭ７からプッシュデータ長を
示すデータをポツプする際の動作を説明する。

制御部５は、ポツプ信号１８．リード信号１１を同時に
出力し、プッシュデータ長を示す１バイトデータをＲＡ
Ｍ７からアドレス／データバス３にリードする。

ＥＸＯＲゲート２０は、アドレス／データバス３の最下
位ビットを介して信号線２９の値を入力し、Ｌ信号１７
のレベルと異なる時のみ、即ちプッシュデータ長とポツ
プしようとするデータ長が異なる場合のみ、ＡＮＤゲー
ト２１に対し１を出力する。

この時、ポツプ信号１８が１のため、ＡＮＤゲ−ト２１
はＥＸｏＲゲート２０の値をそのまま出力する。

従って、プッシュ済みのデータバイト数とポツプしよう
とするデータのバイト数が異なる時のみスタックエラー
と見なし、スタックエラー検出回路１００はスタックエ
ラー検出信号２８を出力し、ポツプ命令実行後ＣＰＵ３
１に適当なエラー処理を行なわせる。

ポツプ命令実行時に、スタックエラー検出信号２８が出
力されない場合は、プッシュしたデータ長とポツプしよ
うとするデータ長が一致するためスタック動作は正常で
あると見なして、エラー処理は行なわず次の命令を実行
する。

即ち、プッシュデータのバイト数とポツプデータのバイ
ト数が同一であるので、スタック動作は正常であると見
なして命令実行処理を続行する。

第５図は第１の実施例の動作を説明するためのフローチ
ャートである。

プログラム実行の際に、矢印１０１で示すフローに従っ
て、ステップＳ１からステップＳ３へ飛び、ステップＳ
２の処理を実行しないとする。

この時、ステップＳ５を実行すると、ステップＳ１にお
いてＲＡＭ７に２バイトデータをプッシュしているから
、信号線２９の値が０になる。

また、ステップＳ５において、１バイトデータポツプ命
令を実行していることからし信号１７が１となるので、
ＥＸＯＲゲート２０の出力が１となる。

この時、ポツプ信号１８が１であるから、ＡＮＤゲート
２１の出力は１になる。従って、スタックエラー検出回
路１００はスタックエラー検出信号２８を割り込み制御
部９に出力し、割り込み制御部９はＣＰＵ３１に対し、
ポツプ命令実行終了後にステップＳ９で示すエラー処理
を行なわせる。

従って、誤ったＡレジスタの値に基すき、ステップＳ６
で分岐処理を行なうことはない。

スタックするデータ長を示すデータとして１バイトを確
保しているから、本実施例の構成を少々変更することに
より、最大２５６バイトまでのスタックデータに対して
スタックエラーの検出が可能となる。

また、スタックエラーの検出をハードウェアにより自動
的に行なうので、ソフトウェアで行なう場合に比べて効
率が良い。

第３図は本発明の第２の実施例を示すブロック図である
。

第３図に示すシングルチップマイクロコンピュータは、
ＣＰＵにスタックエラー検出回路を設け、スタックエラ
ー検出回路においてプッシュ命令実行時に、スタックエ
リアに格納するバイト数を示す１とットデータを出力後
、ＲＡＭに冗長ビットとして設定し、ポツプ命令実行時
にスタックエラー検出回路において前述の冗長ビットの
内容、とポツプ命令のデコードにより得たポツプするデ
ータのバイト数を比較し、スタックエラー検出を行ない
、制御部がプッシュおよびポツプするブタ長に応じて、
１バイトの時０を、また２バイトの時１をＬ信号として
出力する。

ＲＡ　Ｍ　７　Ａは、１ビツトの冗長ビットを付加した
１ワード９ビツト構成のメモリである。

プッシュ命令実行時に、スタックエラー検出回路３００
から直接ＲＡＭ７Ａにプッシュしたバイト数を示す１ビ
ツトデータを出力し、ＲＡＭ７Ａの冗長ビットに格納し
、ポツプ命令実行時にＲＡＭ７Ａの冗長ビットの値を利
用してスタックエラー検出回路３００においてスタック
エラーの検出を行なう。

本実施例においては、スタック操作命令において扱うデ
ータのバイト数を最大２とする。

第４図は第３図に示すスタックエラー検出回路３００の
詳細を示す回路図である。

３ステートバツフア４４はＲＡＭ７Ａの冗長ビットと接
続した信号線４・７の値を入力し、ライト信号１４がＯ
の時オンしてＥＸＯＲゲート４１に出力する。

３ステートバツフア４３は、Ｌ信号１７を入力とし、ラ
イト信号１４が１の時オンして信号線４７に出力する。

ＥＸｏＲゲート４１は、Ｌ信号１７および３ステートバ
ッファ４４の出力を入力とし、両者の値が異なる時のみ
ＡＮＤゲート４２に対し１を出力する。

ＡＮＤゲート４２は、リード信号１１．インバータ４５
の出力とＥＸＯＲゲート４１の出力を入力とする３人力
ＡＮＤゲートで、３人力信号が全て１の時のみ、１をス
タックエラー検出信号２８として出力する。

以下、スタックエラー検出回路３００の動作を説明する
。

まず、プッシュ命令実行時の動作を説明する。

プッシュ命令を実行すると、制御部５はＳＰ減少信号１
２およびライト信号１４を出力して、データをＲ，Ａ　
Ｍ　７　Ａに格納する。また、Ｌ信号１７を命令実行中
に出力し続ける。

ライト信号１４が１の時、３ステートバツフア４３がオ
ンするため、３ステートバツフア４３はＬ信号１７を信
号線４７に出力し、Ｒ，Ａ　Ｍ　７　Ａの冗長ビットに
ライトする。すなわち、本来プッシュすべき８とットデ
ータをアドレス／データバス３を介してライトすると同
時に、信号ｔｆｉ４７を介して１ビツトの冗長ビットに
ライトする。

従って、プッシュデータ数を示す１ビツトデタを付加し
た９ビットデータをＲＡＭ７Ａにプッシュする。

２バイトデータをプッシュした場合の信号動作タイミン
グを第８図に示す。

次に、ポツプ命令実行時の動作を説明する。

ポツプ命令を実行すると、制御部５はリード信号１１お
よびＳＰ増加信号１３を出力してＲＡ、　Ｍ７Ａからプ
ッシュデータ長を示す１ビツトデータおよび本来の８ビ
ツトデータをポツプする。

２バイトデータをポツプした場合の信号動作タイζフグ
を第９図に示す。

以下、ＲＡＭ７Ａからデータをポツプする場合の動作を
第４図を用いて説明する。

制御部５は、ポツプ命令実行時にリード信号１１を出力
し、データをＲＡＭ７Ａからアドレス／データバス３に
リードすると同時に、対応した冗長ビットの値を信号線
４７に出力する。

この時、ライト信号１４が１のため、３ステートバツフ
ア４４はオンし、信号線４７の値をそのままＥＸＯＲゲ
ート４１に出力する。

ＡＮＤゲート４２は、リード信号１１が１．ライト信号
１４が０のためインバータ４５の出力が１であるから、
ＥＸＯＲゲート４１の出力値をそのまま出力する。

従って、ＥＸＯＲゲート４１の出力が１の時、すなわち
３ステートバツフア４４を介して入力したプッシュデー
タのバイト数を示す信号の値とＬ信号１７の値が異なる
場合、スタックエラーとみなしてスタックエラー検出回
路３００はスタックエラー検出信号２８を出力し、実行
中のポツプ命令実行後ＣＰＵ３２に適当なエラー処理を
行なわせる。

また、プッシュデータのバイト数を示す信号の値とＬ信
号１７との値が同じ場合は、ＥＸＯＲゲト４１の出力が
０となり、スタックエラー検出信号２８の値は０である
ため、スタックエラー検出回路３００はスタックエラー
検出信号２８を出力しない。

従って、ＣＰＵ３２はスタックエラー処理を行なわず次
の命令を実行する。すなわち、プッシュデータのバイト
数とポツプデータのバイト数が同一であるので、スタッ
ク動作は正常とみなして命令処理を実行する。

次に、第２の実施例のスタックエラー検出の例を第５図
により説明する。

プログラム実行の際に、矢印１０１で示すフローに従っ
て、ステップＳ１からステップＳ３の処理を行ない、ス
テップＳ２の処理は実行しないものとする。

以下、リード信号１１が１の時の動作を説明する。

ステップＳ５を実行すると、制御部５は命令レジスタ４
に格納したポツプ命令のコードをデコードし、１バイト
データのポツプ命令の場合であるからし信号１７に０を
出力する。

ＲＡＭ７Ａには、ステップＳ１において２バイトデータ
をプッシュしているから、ＲＡＭ７Ａの対応した冗長ビ
ットの値は１である。

従って、ライト信号１４が０であるから、３ステートバ
ツフア４４はオンして１を出力する結果として、Ｌ信号
１７はＯだからＩＦ、ＸＯＲゲート４１の出力は１とな
る。

リード信号１１が１．ライト信号１４がＯであるからイ
ンバータ４５の出力が１となり、ＡＮＤゲート４２の出
力は１となる。

結果として、スタックエラー検出回路３００はスタック
エラー検出信号２８を割り込み制御部９に出力し、割り
込み制御部９はＣＰＵ３２に対しステップＳ９で示すエ
ラー処理を行なわせる。

プッシュしたバイト数を示すデータとしてＲＡＭの冗長
ビットを用いているので、ＲＡＭセル数の増加を最少に
止めて、しかもスタック動作のスビイードも高速であり
、かつ冗長ビット数を増加することにより、３バイト以
上のデータをスタックする場合もスタックエラーの検出
が可能である。

〔発明の効果〕

本発明のシングルチップマイクロコンピュータは、中央
処理装置にスタックエラー検出回路を追加することによ
り、スタック動作の異常を自動的に検出することができ
るので、高度なフェイルセーフおよびセキュリティを実
現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示すスタックエラー検出回路１００の詳細
を示す回路図、第３図は本発明の第２の実施例を示すブ
ロック図、第４図は第３図に示すスタックエラー検出回
路３００の詳細を示す回路図、第５図は本発明で実行す
るプログラムのフローチャート、第６図、第７図、第８
図、第９図は本発明の詳細な説明するためのタイムチャ
ート、第１０図は従来の一例を示すブロック図、第１１
図、第１２図は従来例の動作を説明するためのタイムチ
ャート、第１３図は従来例で実行するプログラムのフロ
ーチャートである。 １・・・・・・ＰＣ１２・・・・・・ＲＯＭ、３・・・
・・・アドレス／データバス、４・・・・・・命令レジ
スタ、５・・・・・・制御部、６・・・・・・演算部、
７・・・・・・ＲＡＭ、８・・・・・・汎用レジスタ、
９・・・・・・割り込み制御部、１０・・・・・・周辺
部、１１・・・・・・リード信号、１２・・・・・・Ｓ
Ｐ減少信号、１３・・・・・・ＳＰ増加信号、１４・・
・・・・ライト信号、１５・・・・・・割り込み要求信
号、１６・・・・・・プッシュ信号、１７・・・・・・
Ｌ信号、１８・・・・・・ポツプ信号、２０・・・・・
・ＥＸＯＲゲート、２１・・・・・・ＡＮＤゲート、２
３・・・・・・３ステートバツフア、２８・・・・・・
スタックエラー検出信号、２９・・・・・・信号線、１
００・・・・・・スタックエラー検出回路。 代理人　弁理士　　内　原　　晋 第　　２ 党 十 図 ′！名う 第 し 図 馬 回 馬 テ 図 第 囮 篇 図 茅 囚 島 図 ５Ｐよ性７１Ｄ１ｉｇ ノード・電光 」へ　　　　１２　　　Ｓ］ １う 邑

Claims (1)

【特許請求の範囲】
1. 単一半導体基板上に中央処理装置、記憶装置、割り込み
   制御部、周辺装置を集積したシングルチップマイクロコ
   ンピュータにおいて、前記中央処理装置にスタックエラ
   ー検出回路を追加し、前記中央処理装置の出力する信号
   に従ってプッシュ命令実行時に前記スタックエラー検出
   回路がプッシュするデータ長を示すデータを出力し前記
   中央処理装置の制御により前記記憶装置にプッシュし、
   ポップ命令実行時に前記スタックエラー検出回路に前記
   中央処理装置の制御により前記記憶装置からポップする
   データ長を示すデータを入力し前記中央処理装置の出力
   する前記ポップ命令によりポップするデータ長と比較し
   、一致しない場合に前記割り込み制御部に対して信号を
   出力し、前記割り込み制御部を介して前記中央処理装置
   において処理を行なうことを特徴とするシングルチップ
   マイクロコンピュータ。