JPH0764953A - Ｅｅｐｒｏｍ内蔵マイクロコンピュータ - Google Patents
Ｅｅｐｒｏｍ内蔵マイクロコンピュータInfo
- Publication number
- JPH0764953A JPH0764953A JP5209559A JP20955993A JPH0764953A JP H0764953 A JPH0764953 A JP H0764953A JP 5209559 A JP5209559 A JP 5209559A JP 20955993 A JP20955993 A JP 20955993A JP H0764953 A JPH0764953 A JP H0764953A
- Authority
- JP
- Japan
- Prior art keywords
- write
- eeprom
- address
- signal
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】回路規模の増加を少なくとどめた上で、正規の
アクセス以外のＥＥＰＲＯＭへの書き込みを禁止するこ
とのできるようにする。 【構成】メモリに記憶されたＥＥＰＲＯＭへの書込命令
のアドレスＡＤＤＲ１を予めアドレス記憶手段に記憶し
ておき、前記書込命令のフェッチ信号が出力されたこと
を比較手段によりアドレス比較を行うことによって判別
し、該フェッチ信号が出力されたときにのみＥＥＰＲＯ
Ｍへの書込許可信号を出力する。
アクセス以外のＥＥＰＲＯＭへの書き込みを禁止するこ
とのできるようにする。 【構成】メモリに記憶されたＥＥＰＲＯＭへの書込命令
のアドレスＡＤＤＲ１を予めアドレス記憶手段に記憶し
ておき、前記書込命令のフェッチ信号が出力されたこと
を比較手段によりアドレス比較を行うことによって判別
し、該フェッチ信号が出力されたときにのみＥＥＰＲＯ
Ｍへの書込許可信号を出力する。
Description
【０００１】
【産業上の利用分野】この発明は、ＥＥＰＲＯＭを内蔵
したマイクロコンピュータに関し、特に、暴走時等に、
誤ってＥＥＰＲＯＭへの書き込みが成されてＥＥＰＲＯ
Ｍ内のデータが破壊されてしまうのを防止する機能を有
するＥＥＰＲＯＭ内蔵マイクロコンピュータに関する。
したマイクロコンピュータに関し、特に、暴走時等に、
誤ってＥＥＰＲＯＭへの書き込みが成されてＥＥＰＲＯ
Ｍ内のデータが破壊されてしまうのを防止する機能を有
するＥＥＰＲＯＭ内蔵マイクロコンピュータに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭを内蔵したマイクロコンピ
ュータにおいては、ＣＰＵ暴走時のＥＥＰＲＯＭのデー
タ保護のため、書き込み禁止についての提案がされてい
る。例えば、特開平１−４６８６４号には、複数個の書
き込み命令における所定の組み合わせによりはじめてＥ
ＥＰＲＯＭへの書き込み開始を行うようにしていた。
ュータにおいては、ＣＰＵ暴走時のＥＥＰＲＯＭのデー
タ保護のため、書き込み禁止についての提案がされてい
る。例えば、特開平１−４６８６４号には、複数個の書
き込み命令における所定の組み合わせによりはじめてＥ
ＥＰＲＯＭへの書き込み開始を行うようにしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＥＥＰＲＯＭのデータ保護のための構成は複雑であり、
回路規模が増大する傾向にあった。例えば、特開平１−
４６８６４号では、複数個の命令を解読するためには、
命令一つ一つにつきデコード回路が必要であり、また、
命令の実行順序を記憶し評価するための回路もが必要と
なる。このため、回路規模が大きく増加してしまう欠点
があった。
ＥＥＰＲＯＭのデータ保護のための構成は複雑であり、
回路規模が増大する傾向にあった。例えば、特開平１−
４６８６４号では、複数個の命令を解読するためには、
命令一つ一つにつきデコード回路が必要であり、また、
命令の実行順序を記憶し評価するための回路もが必要と
なる。このため、回路規模が大きく増加してしまう欠点
があった。
【０００４】この発明の目的は、回路規模の増加を少な
くとどめた上で、正規のアクセス以外のＥＥＰＲＯＭへ
の書き込みを禁止することのできるＥＥＰＲＯＭ内蔵マ
イクロコンピュータを提供することにある。
くとどめた上で、正規のアクセス以外のＥＥＰＲＯＭへ
の書き込みを禁止することのできるＥＥＰＲＯＭ内蔵マ
イクロコンピュータを提供することにある。
【０００５】
【課題を解決するための手段】この発明は、ＥＥＰＲＯ
Ｍへのデータ書き込みを行う書込部と、前記書込部に対
して、ＥＥＰＲＯＭへのデータの書き込みを命令する書
込命令を記憶したメモリと、を備えたＥＥＰＲＯＭ内蔵
マイクロコンピュータにおいて、前記書込命令が記憶さ
れたメモリのアドレスを記憶する手段と、命令コードフ
ェッチ信号が出力されたとき、その命令コードのアドレ
スと前記書込命令のアドレスとを比較する比較手段と、
前記比較手段により両アドレスの一致が検出されたと
き、前記書込部に対して書込許可信号を出力する手段
と、を備えるとともに、前記書込部に、前記書込許可信
号が入力され、かつ、前記書込命令が入力されたとき、
前記ＥＥＰＲＯＭに対してデータの書き込みを行う手段
と、を備えたことを特徴とする。
Ｍへのデータ書き込みを行う書込部と、前記書込部に対
して、ＥＥＰＲＯＭへのデータの書き込みを命令する書
込命令を記憶したメモリと、を備えたＥＥＰＲＯＭ内蔵
マイクロコンピュータにおいて、前記書込命令が記憶さ
れたメモリのアドレスを記憶する手段と、命令コードフ
ェッチ信号が出力されたとき、その命令コードのアドレ
スと前記書込命令のアドレスとを比較する比較手段と、
前記比較手段により両アドレスの一致が検出されたと
き、前記書込部に対して書込許可信号を出力する手段
と、を備えるとともに、前記書込部に、前記書込許可信
号が入力され、かつ、前記書込命令が入力されたとき、
前記ＥＥＰＲＯＭに対してデータの書き込みを行う手段
と、を備えたことを特徴とする。
【０００６】
【作用】図１はこの発明の作用を説明するための図であ
る。
る。
【０００７】メモリ内のアドレス「ＡＤＤＲ１」にはＥ
ＥＰＲＯＭへの書込命令が記憶されている。一方、アド
レス記憶手段には、予め、前記書込命令が記憶されてい
るアドレス番号「ＡＤＤＲ１」を記憶する。いま、メモ
リに対して前記「ＡＤＤＲ１」のデータを読みだす命令
（命令コードフェッチ信号）が出力されたとする。する
と、比較手段は、その命令コードフェッチ信号のアドレ
ス「ＡＤＤＲ１」と、アドレス記憶手段に記憶されてい
るアドレスとを比較し、両者が一致することを判別す
る。これにより比較手段はＥＥＰＲＯＭの書込部に対し
て書込許可信号を出力する。
ＥＰＲＯＭへの書込命令が記憶されている。一方、アド
レス記憶手段には、予め、前記書込命令が記憶されてい
るアドレス番号「ＡＤＤＲ１」を記憶する。いま、メモ
リに対して前記「ＡＤＤＲ１」のデータを読みだす命令
（命令コードフェッチ信号）が出力されたとする。する
と、比較手段は、その命令コードフェッチ信号のアドレ
ス「ＡＤＤＲ１」と、アドレス記憶手段に記憶されてい
るアドレスとを比較し、両者が一致することを判別す
る。これにより比較手段はＥＥＰＲＯＭの書込部に対し
て書込許可信号を出力する。
【０００８】書込部に対しては、さらに、前記命令コー
ドフェッチ信号に基づいて読み出された「書込命令」に
基づいて書込命令が出力される。書込部は、書込命令と
書込許可信号の両方が揃ったときにはじめてＥＥＰＲＯ
Ｍへの書き込みを行う。
ドフェッチ信号に基づいて読み出された「書込命令」に
基づいて書込命令が出力される。書込部は、書込命令と
書込許可信号の両方が揃ったときにはじめてＥＥＰＲＯ
Ｍへの書き込みを行う。
【０００９】一方、例えば暴走動作時に書込部に対して
書込時でないにもかかわらず書込命令が入力されてしま
ったとする。しかしながらその場合には、メモリに対す
る「書込命令」の命令コードフェッチ信号が出力されて
いないので、書込許可信号も出力されず、したがって、
書き込みが行われることもない。
書込時でないにもかかわらず書込命令が入力されてしま
ったとする。しかしながらその場合には、メモリに対す
る「書込命令」の命令コードフェッチ信号が出力されて
いないので、書込許可信号も出力されず、したがって、
書き込みが行われることもない。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１１】図２はこの発明の実施例であるＥＥＰＲＯ
Ｍ内蔵のマイクロコンピュータの概略ブロック図であ
る。
Ｍ内蔵のマイクロコンピュータの概略ブロック図であ
る。
【００１２】図中、１は内蔵ＣＰＵ、２はＲＯＭ，ＲＡ
Ｍ，Ｉ／Ｏ等を含む機能ブロックである。４はデータの
書き込み／消去が可能なＥＥＰＲＯＭであり、書込部を
備えている。また、３は本発明に係るブロックであり、
ＥＥＰＲＯＭ４への書き込み禁止制御および読み出し制
御を行うための読み書き制御ブロックである。５はリセ
ット信号発生回路である。
Ｍ，Ｉ／Ｏ等を含む機能ブロックである。４はデータの
書き込み／消去が可能なＥＥＰＲＯＭであり、書込部を
備えている。また、３は本発明に係るブロックであり、
ＥＥＰＲＯＭ４への書き込み禁止制御および読み出し制
御を行うための読み書き制御ブロックである。５はリセ
ット信号発生回路である。
【００１３】内蔵ＣＰＵ１、機能ブロック２、読み書き
制御ブロック３は、リード信号２３、ライト信号２４、
データバス２２、アドレスバス２１により接続されてお
り、それぞれのデータの転送が可能である。
制御ブロック３は、リード信号２３、ライト信号２４、
データバス２２、アドレスバス２１により接続されてお
り、それぞれのデータの転送が可能である。
【００１４】内蔵ＥＥＰＲＯＭ４への読み出し／書き込
みは、リード信号２３、ライト信号２４、アドレスバス
２１、ＯＰコードフェッチ信号２５、リセット信号２
８、の各信号が読み書き制御ブロック３に入力されるこ
とにより作成された、読出信号ＥＲＤ、書込信号ＥＷＲ
に基づいて、アドレスバス２１で指定されたアドレスが
アクセスされる。また、暴走検出時には、内蔵ＣＰＵ１
に対して割り込み要求２６を発生する。内蔵ＣＰＵ１は
割込要求２６を受け付けると割込応答２７を返し、リセ
ット処理を実行する。
みは、リード信号２３、ライト信号２４、アドレスバス
２１、ＯＰコードフェッチ信号２５、リセット信号２
８、の各信号が読み書き制御ブロック３に入力されるこ
とにより作成された、読出信号ＥＲＤ、書込信号ＥＷＲ
に基づいて、アドレスバス２１で指定されたアドレスが
アクセスされる。また、暴走検出時には、内蔵ＣＰＵ１
に対して割り込み要求２６を発生する。内蔵ＣＰＵ１は
割込要求２６を受け付けると割込応答２７を返し、リセ
ット処理を実行する。
【００１５】図３，図４は読み書き制御ブロック３内の
要部を示す図であり、図３は書込許可信号の作成部、図
４は読出信号ＥＲＤ、書込信号ＥＷＲおよび割込要求信
号２６の発生部を示す図である。
要部を示す図であり、図３は書込許可信号の作成部、図
４は読出信号ＥＲＤ、書込信号ＥＷＲおよび割込要求信
号２６の発生部を示す図である。
【００１６】図３に示す書込許可信号の作成部は、アド
レスデコーダ６、アドレスレジスタ７、一致検出回路
８、ライト制御フリップフロップ（ライト制御Ｆ／Ｆ）
９、イネーブルフリップフロップ（イネーブルＦ／Ｆ）
１０、およびゲート類から構成されている。
レスデコーダ６、アドレスレジスタ７、一致検出回路
８、ライト制御フリップフロップ（ライト制御Ｆ／Ｆ）
９、イネーブルフリップフロップ（イネーブルＦ／Ｆ）
１０、およびゲート類から構成されている。
【００１７】アドレスデコーダ６は、アドレスレジスタ
７のアドレスをデコードする。アドレスレジスタ６はメ
モリ（ＲＯＭ）の書込命令のアドレスを記憶するレジス
タである。機能ブロック２のＲＯＭは本発明のメモリに
対応し、ＥＥＰＲＯＭ４への書込命令が記憶されてい
る。該書込命令のアドレス番号（いま、ＡＤＤＲ１とす
る）がアドレス記憶手段であるアドレスレジスタ７に記
憶される。一致検出回路８は前記アドレスレジスタ７に
記憶されたアドレスと、アドレスバス２１上のアドレス
とを比較する。また、ライト制御Ｆ／Ｆおよびイネーブ
ルＦ／ＦはＤフリップフロップである。
７のアドレスをデコードする。アドレスレジスタ６はメ
モリ（ＲＯＭ）の書込命令のアドレスを記憶するレジス
タである。機能ブロック２のＲＯＭは本発明のメモリに
対応し、ＥＥＰＲＯＭ４への書込命令が記憶されてい
る。該書込命令のアドレス番号（いま、ＡＤＤＲ１とす
る）がアドレス記憶手段であるアドレスレジスタ７に記
憶される。一致検出回路８は前記アドレスレジスタ７に
記憶されたアドレスと、アドレスバス２１上のアドレス
とを比較する。また、ライト制御Ｆ／Ｆおよびイネーブ
ルＦ／ＦはＤフリップフロップである。
【００１８】図４に示す信号発生回路は、ＥＥＰＲＯＭ
のアドレス判定回路１１、割り込みフリップフロップ
（割り込みＦ／Ｆ）１２、およびＡＮＤ回路１３〜１５
等のゲート類から構成されている。アドレス判定回路１
１は書き込みや読み出しの対象となるＥＥＰＲＯＭのア
ドレスを判別する。割り込みＦ／Ｆ１２はＲＳフリップ
フロップである。
のアドレス判定回路１１、割り込みフリップフロップ
（割り込みＦ／Ｆ）１２、およびＡＮＤ回路１３〜１５
等のゲート類から構成されている。アドレス判定回路１
１は書き込みや読み出しの対象となるＥＥＰＲＯＭのア
ドレスを判別する。割り込みＦ／Ｆ１２はＲＳフリップ
フロップである。
【００１９】次に動作を説明する。
【００２０】マイクロコンピュータ全体にリセットが掛
けられたときや、内蔵ＣＰＵ１への割り込み処理等によ
ってリセット処理が行われると、書込許可信号の作成部
では、ライト制御Ｆ／Ｆ９、イネーブルＦ／Ｆ１０、割
り込みＦ／Ｆ、アドレスレジスタ７がリセットされる。
リセット処理によりアドレスレジスタ７はリセットさ
れ、例えば１６進のレジスタの場合には００００Ｈにな
る。
けられたときや、内蔵ＣＰＵ１への割り込み処理等によ
ってリセット処理が行われると、書込許可信号の作成部
では、ライト制御Ｆ／Ｆ９、イネーブルＦ／Ｆ１０、割
り込みＦ／Ｆ、アドレスレジスタ７がリセットされる。
リセット処理によりアドレスレジスタ７はリセットさ
れ、例えば１６進のレジスタの場合には００００Ｈにな
る。
【００２１】次に、リセット処理後の初期設定として、
まず、書込許可信号の作成部には、ＥＥＰＲＯＭへの書
込命令が記憶されたアドレス『ＡＤＤＲ１』が送信さ
れ、アドレスレジスタ７に書き込まれる。この処理を詳
細に説明する。
まず、書込許可信号の作成部には、ＥＥＰＲＯＭへの書
込命令が記憶されたアドレス『ＡＤＤＲ１』が送信さ
れ、アドレスレジスタ７に書き込まれる。この処理を詳
細に説明する。
【００２２】書込許可信号の作成部ではアドレスデコー
ダ６でデコードされた結果と、ライト制御Ｆ／Ｆ９の出
力、およびライト信号２４の論理積がとられアドレスレ
ジスタ７への取込信号３１が作成される。ライト制御Ｆ
／ＦのＣＫバー（以下、＊ＣＫで示す）には、該ライト
制御Ｆ／ＦのＱバー（以下、＊Ｑで示す）出力が入力さ
れる。リセット直後、＊Ｑからは“Ｌ”が出力され、ア
ドレスレジスタ７への取込信号３１は“Ｌ”となる。こ
の最初の取込信号３１の立ち下がりでライト制御Ｆ／Ｆ
９に“Ｈ”がラッチされ、ライト信号２４が出力される
と、取込信号３１が“Ｈ”となって、ライト制御Ｆ／Ｆ
の出力は“Ｌ”となり、以後、リセット信号が入力され
るまでは“Ｌ”状態を維持する。したがって、リセット
信号が入力されるまでは取込信号３１もアクティブとは
ならず、暴走時でもアドレスレジスタ７の書換えが行わ
れることがなく、間違った書き込みを防止できる。
ダ６でデコードされた結果と、ライト制御Ｆ／Ｆ９の出
力、およびライト信号２４の論理積がとられアドレスレ
ジスタ７への取込信号３１が作成される。ライト制御Ｆ
／ＦのＣＫバー（以下、＊ＣＫで示す）には、該ライト
制御Ｆ／ＦのＱバー（以下、＊Ｑで示す）出力が入力さ
れる。リセット直後、＊Ｑからは“Ｌ”が出力され、ア
ドレスレジスタ７への取込信号３１は“Ｌ”となる。こ
の最初の取込信号３１の立ち下がりでライト制御Ｆ／Ｆ
９に“Ｈ”がラッチされ、ライト信号２４が出力される
と、取込信号３１が“Ｈ”となって、ライト制御Ｆ／Ｆ
の出力は“Ｌ”となり、以後、リセット信号が入力され
るまでは“Ｌ”状態を維持する。したがって、リセット
信号が入力されるまでは取込信号３１もアクティブとは
ならず、暴走時でもアドレスレジスタ７の書換えが行わ
れることがなく、間違った書き込みを防止できる。
【００２３】ところで、通常、リセット直後のＣＰＵは
０Ｈ番地から実行が開始されるため、０Ｈ番地にＥＥＰ
ＲＯＭへの書込命令以外をプログラムしておけば、アド
レスレジスタを初期化する前に暴走しても書き込まれる
ことはない。また、アドレスレジスタ７のリセットによ
る初期設定を変更し、リセット信号をアドレスレジスタ
のセットに使用すればＣＰＵのスタート番地に応じて設
定が可能となる。
０Ｈ番地から実行が開始されるため、０Ｈ番地にＥＥＰ
ＲＯＭへの書込命令以外をプログラムしておけば、アド
レスレジスタを初期化する前に暴走しても書き込まれる
ことはない。また、アドレスレジスタ７のリセットによ
る初期設定を変更し、リセット信号をアドレスレジスタ
のセットに使用すればＣＰＵのスタート番地に応じて設
定が可能となる。
【００２４】上記のようにしてアドレスレジスタ７に
『ＡＤＤＲ１』書き込みをした後は、『ＡＤＤＲ１』へ
のフェッチがされたときに、その命令フェッチのアドレ
スが前記アドレスレジスタ７の記憶内容と比較される。
この比較は一致検出回路８で行われ、両者が一致すると
一致信号３２がイネーブルＦ／Ｆ１０に入力される。一
致検出回路８は、アドレスレジスタ７の内容と、命令フ
ェッチのアドレスが一致した場合のみ“Ｈ”を出力し、
それ以外は“Ｌ”を出力する。
『ＡＤＤＲ１』書き込みをした後は、『ＡＤＤＲ１』へ
のフェッチがされたときに、その命令フェッチのアドレ
スが前記アドレスレジスタ７の記憶内容と比較される。
この比較は一致検出回路８で行われ、両者が一致すると
一致信号３２がイネーブルＦ／Ｆ１０に入力される。一
致検出回路８は、アドレスレジスタ７の内容と、命令フ
ェッチのアドレスが一致した場合のみ“Ｈ”を出力し、
それ以外は“Ｌ”を出力する。
【００２５】イネーブルＦ／Ｆ１０は、ＯＰコードフェ
ッチ信号２５により、一致検出回路８の出力３２を毎回
ラッチし、それを書込許可信号３３として使用する。し
たがって、例えば、『ＡＤＤＲ１』へのフェッチ信号が
出力されていないときには一致信号３２が“Ｌ”とな
り、イネーブルＦ／Ｆ１０には“Ｌ”がラッチされて書
込許可信号３３も“Ｌ”となる。
ッチ信号２５により、一致検出回路８の出力３２を毎回
ラッチし、それを書込許可信号３３として使用する。し
たがって、例えば、『ＡＤＤＲ１』へのフェッチ信号が
出力されていないときには一致信号３２が“Ｌ”とな
り、イネーブルＦ／Ｆ１０には“Ｌ”がラッチされて書
込許可信号３３も“Ｌ”となる。
【００２６】図４に示す信号発生回路は、ＥＥＰＲＯＭ
のアドレスの判定回路１１によって、指定されたアドレ
スがＥＥＰＲＯＭ内であることを判定し、ＥＥＰＲＯＭ
内のアドレスであるときには“Ｈ”を出力する。一方、
ＡＮＤ回路１３は、前記アドレス判定回路１１の出力と
リード信号２３との論理積を求め、その結果を読出信号
ＥＲＤとして出力する。したがって、ＥＥＰＲＯＭ４内
のアドレスが指定されてリード信号２３が出力されたと
きに読出信号ＥＲＤが出力される。
のアドレスの判定回路１１によって、指定されたアドレ
スがＥＥＰＲＯＭ内であることを判定し、ＥＥＰＲＯＭ
内のアドレスであるときには“Ｈ”を出力する。一方、
ＡＮＤ回路１３は、前記アドレス判定回路１１の出力と
リード信号２３との論理積を求め、その結果を読出信号
ＥＲＤとして出力する。したがって、ＥＥＰＲＯＭ４内
のアドレスが指定されてリード信号２３が出力されたと
きに読出信号ＥＲＤが出力される。
【００２７】ＥＥＰＲＯＭの読み出しに関しては、制限
事項はなく、ＥＥＰＲＯＭアドレス判定回路およびリー
ド信号２３により読出信号ＥＲＤが作成され、ＥＥＰＲ
ＯＭ４のデータの読み出しがされる。
事項はなく、ＥＥＰＲＯＭアドレス判定回路およびリー
ド信号２３により読出信号ＥＲＤが作成され、ＥＥＰＲ
ＯＭ４のデータの読み出しがされる。
【００２８】ＡＮＤ回路１４は、前記アドレス判定回路
１１の出力、ライト信号２４、および書込許可信号３３
の論理積を求める。このため、アドレス指定されてライ
ト信号２４が出力されていても、書込許可信号３３が
“Ｌ”であれば書込信号ＥＷＲは出力されない。すなわ
ち、『ＥＥＰＲＯＭへの書き込み命令』のフェッチ命令
がされていないときには書込信号ＥＷＲは出力されな
い。
１１の出力、ライト信号２４、および書込許可信号３３
の論理積を求める。このため、アドレス指定されてライ
ト信号２４が出力されていても、書込許可信号３３が
“Ｌ”であれば書込信号ＥＷＲは出力されない。すなわ
ち、『ＥＥＰＲＯＭへの書き込み命令』のフェッチ命令
がされていないときには書込信号ＥＷＲは出力されな
い。
【００２９】ＡＮＤ回路１５は、アドレス判定回路１１
の出力、ライト信号２４、および書込許可信号３３の反
転信号の論理積を求める。したがって、書込許可信号３
３が“Ｌ”のときに、ＥＥＰＲＯＭ４内のアドレスが指
定されてライト信号２４が出力された場合にはＡＮＤ回
路１５の出力が“Ｈ”となり、割込要求２６が内蔵ＣＰ
Ｕ１に対して出力される。
の出力、ライト信号２４、および書込許可信号３３の反
転信号の論理積を求める。したがって、書込許可信号３
３が“Ｌ”のときに、ＥＥＰＲＯＭ４内のアドレスが指
定されてライト信号２４が出力された場合にはＡＮＤ回
路１５の出力が“Ｈ”となり、割込要求２６が内蔵ＣＰ
Ｕ１に対して出力される。
【００３０】図５は本発明の動作タイミングを示す図で
ある。
ある。
【００３１】いま、リセット処理およびリセット処理後
のアドレスレジスタ７へのアドレス『ＡＤＤＲ１』の書
き込みが終了しているとする。この状態で、ＯＰフェッ
チ信号２５が立ち上がると、一致検出回路８はアドレス
バス２１のアドレスを読み込み、アドレスレジスタ７の
内容と比較する。その比較の結果、両者が一致している
と、書込許可信号３３が立ち上がり、この後、ライト信
号２４を受けたときに書込信号ＥＷＲを出力する。書込
許可信号３３は次のＯＰフェッチ信号で立ち下がり、書
込禁止状態になる。
のアドレスレジスタ７へのアドレス『ＡＤＤＲ１』の書
き込みが終了しているとする。この状態で、ＯＰフェッ
チ信号２５が立ち上がると、一致検出回路８はアドレス
バス２１のアドレスを読み込み、アドレスレジスタ７の
内容と比較する。その比較の結果、両者が一致している
と、書込許可信号３３が立ち上がり、この後、ライト信
号２４を受けたときに書込信号ＥＷＲを出力する。書込
許可信号３３は次のＯＰフェッチ信号で立ち下がり、書
込禁止状態になる。
【００３２】一方、図中右側に示すように、書込許可信
号３３が“Ｌ”状態でライト信号２４を受けると、ＡＮ
Ｄ回路１５から不正書込信号３４が出力され、内蔵ＣＰ
Ｕ１に対して割込要求２６が出力される。
号３３が“Ｌ”状態でライト信号２４を受けると、ＡＮ
Ｄ回路１５から不正書込信号３４が出力され、内蔵ＣＰ
Ｕ１に対して割込要求２６が出力される。
【００３３】なお、上記の実施例はアドレスレジスタと
一致回路とが一組の例であり、この場合にはＥＥＰＲＯ
Ｍへの書き込み命令は全プログラム中に１箇所しか設定
できない。一方、ＥＥＰＲＯＭへの書き込み命令を複数
箇所に持つ場合には、アドレスレジスタおよび一致回路
を書き込み命令の回数分用意し、それぞれの一致出力の
論理和をイネーブルＦ／Ｆの入力にすることにより対応
することができる。
一致回路とが一組の例であり、この場合にはＥＥＰＲＯ
Ｍへの書き込み命令は全プログラム中に１箇所しか設定
できない。一方、ＥＥＰＲＯＭへの書き込み命令を複数
箇所に持つ場合には、アドレスレジスタおよび一致回路
を書き込み命令の回数分用意し、それぞれの一致出力の
論理和をイネーブルＦ／Ｆの入力にすることにより対応
することができる。
【００３４】
【発明の効果】この発明によれば、ＥＥＰＲＯＭへの書
込命令のフェッチ信号を利用して、暴走時のＥＥＰＲＯ
Ｍへの異常書き込みを禁止することができる。この構成
であると、処理手順の大幅な増加を招くことがなく、ま
た、回路構成の追加も大きくなってしまうことがない。
込命令のフェッチ信号を利用して、暴走時のＥＥＰＲＯ
Ｍへの異常書き込みを禁止することができる。この構成
であると、処理手順の大幅な増加を招くことがなく、ま
た、回路構成の追加も大きくなってしまうことがない。
【図１】この発明の作用を説明するための図である。
【図２】この発明の実施例のマイクロコンピュータの概
略ブロック図である。
略ブロック図である。
【図３】書込許可信号の作成部の構成を示すブロック図
である。
である。
【図４】書込信号，割込要求信号等の発生部を示すブロ
ック図である。
ック図である。
【図５】同装置の動作タイミングを示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (2)
- 【請求項１】ＥＥＰＲＯＭへのデータ書き込みを行う書
込部と、前記書込部に対して、ＥＥＰＲＯＭへのデータ
の書き込みを命令する書込命令を記憶したメモリと、を
備えたＥＥＰＲＯＭ内蔵マイクロコンピュータにおい
て、 前記書込命令が記憶されたメモリのアドレスを記憶する
手段と、 命令コードフェッチ信号が出力されたとき、その命令コ
ードのアドレスと前記書込命令のアドレスとを比較する
比較手段と、 前記比較手段により両アドレスの一致が検出されたと
き、前記書込部に対して書込許可信号を出力する手段
と、を備えるとともに、 前記書込部に、前記書込許可信号が入力され、かつ、前
記書込命令が入力されたとき、前記ＥＥＰＲＯＭに対し
てデータの書き込みを行う手段と、 を備えたことを特徴とするＥＥＰＲＯＭ内蔵マイクロコ
ンピュータ。 - 【請求項２】請求項１に記載のＥＥＰＲＯＭ内蔵マイク
ロコンピュータにおいて、 前記書込部に、前記書込許可信号が入力されずに、前記
書込命令が入力されたとき、ＣＰＵに対して割り込み要
求する手段を備えたことを特徴とするＥＥＰＲＯＭ内蔵
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209559A JPH0764953A (ja) | 1993-08-24 | 1993-08-24 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209559A JPH0764953A (ja) | 1993-08-24 | 1993-08-24 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764953A true JPH0764953A (ja) | 1995-03-10 |
Family
ID=16574836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5209559A Pending JPH0764953A (ja) | 1993-08-24 | 1993-08-24 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764953A (ja) |
-
1993
- 1993-08-24 JP JP5209559A patent/JPH0764953A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6453417B1 (en) | Microcontroller with secure signature extraction | |
| JP3023425B2 (ja) | データ処理装置 | |
| US5237616A (en) | Secure computer system having privileged and unprivileged memories | |
| US5953502A (en) | Method and apparatus for enhancing computer system security | |
| JP3710671B2 (ja) | １チップマイクロコンピュータ及びそれを用いたｉｃカード、並びに１チップマイクロコンピュータのアクセス制御方法 | |
| US7367062B2 (en) | Method for BIOS security of computer system | |
| KR0138697B1 (ko) | 마이크로컴퓨터 | |
| JPH10228421A (ja) | メモリアクセス制御回路 | |
| US5155829A (en) | Memory system and method for protecting the contents of a ROM type memory | |
| US4348722A (en) | Bus error recognition for microprogrammed data processor | |
| JP2885600B2 (ja) | 半導体集積回路 | |
| JPH03204053A (ja) | 読出し専用メモリ | |
| US5687354A (en) | Memory system and method for protecting the contents of a ROM type memory | |
| US7089427B1 (en) | Security system method and apparatus for preventing application program unauthorized use | |
| JP3464738B2 (ja) | コピー防止機能付きｒｏｍ | |
| JPH08235073A (ja) | マイクロコンピュータ | |
| SU1453408A1 (ru) | Устройство дл отладки микропроцессорной системы | |
| EP0535538A1 (en) | Computer system with controller to prevent access to non-existent addresses | |
| US5924124A (en) | Software programmable bus disable system | |
| EP0350917A2 (en) | Personal computer system capable of preventing contention in memory address space | |
| JPH0245829A (ja) | 媒体に格納されているコンピュータプログラムウの無許可アクセスを検出する方法および回路 | |
| JP4236808B2 (ja) | 不揮発メモリ内蔵マイクロコンピュータとその不揮発メモリの自己書換方法 | |
| JPH0934795A (ja) | Ｃｐｕプログラムのコピープロテクト法 | |
| JPH03278255A (ja) | 情報処理装置 | |
| JPH0822419A (ja) | 誤書込防止方式 |