JPH0765598A - 欠陥ｄｒａｍの再利用法 - Google Patents
欠陥ｄｒａｍの再利用法Info
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- JPH0765598A JPH0765598A JP5194661A JP19466193A JPH0765598A JP H0765598 A JPH0765598 A JP H0765598A JP 5194661 A JP5194661 A JP 5194661A JP 19466193 A JP19466193 A JP 19466193A JP H0765598 A JPH0765598 A JP H0765598A
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- 238000000034 method Methods 0.000 title claims abstract description 20
- 230000002950 deficient Effects 0.000 claims abstract description 55
- 230000004044 response Effects 0.000 claims abstract description 26
- 230000007547 defect Effects 0.000 abstract description 21
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 欠陥ＤＲＡＭの再利用方法に関し、欠陥によ
り使用できないＤＲＡＭ7,8を使用可能な一組のＤＲＡ
Ｍに構成することを目的とする。 【構成】 出力端 a3,b3にはＤＲＡＭ、入力端 a2,b2に
はＤＲＡＭを使用可能にする信号、そして制御端 a1,b1
にはＤＲＡＭの最上位ビットアドレス信号 A9 が各々接
続されて入力端及び出力端の導通を制御するスイッチ
a,bにより、ＤＲＡＭの中央コラムに対して欠陥が左右
どちら側にあるかを探すステップと、スイッチのうち高
電位に応答して導通する出力端には左側に欠陥のあるＤ
ＲＡＭ、一方、低電位に応答して導通する出力端には右
側に欠陥のあるＤＲＡＭを各々接続して、入力端にＤＲ
ＡＭを使用可能にする信号、制御端に最上位ビットアド
レス信号を供給するステップとを設け、上記アドレス信
号が順にスイッチを開閉するのに応じて各ＤＲＡＭを順
に使用可能にして、一組のＤＲＡＭを構成する。
り使用できないＤＲＡＭ7,8を使用可能な一組のＤＲＡ
Ｍに構成することを目的とする。 【構成】 出力端 a3,b3にはＤＲＡＭ、入力端 a2,b2に
はＤＲＡＭを使用可能にする信号、そして制御端 a1,b1
にはＤＲＡＭの最上位ビットアドレス信号 A9 が各々接
続されて入力端及び出力端の導通を制御するスイッチ
a,bにより、ＤＲＡＭの中央コラムに対して欠陥が左右
どちら側にあるかを探すステップと、スイッチのうち高
電位に応答して導通する出力端には左側に欠陥のあるＤ
ＲＡＭ、一方、低電位に応答して導通する出力端には右
側に欠陥のあるＤＲＡＭを各々接続して、入力端にＤＲ
ＡＭを使用可能にする信号、制御端に最上位ビットアド
レス信号を供給するステップとを設け、上記アドレス信
号が順にスイッチを開閉するのに応じて各ＤＲＡＭを順
に使用可能にして、一組のＤＲＡＭを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、欠陥のある記憶装置の
再利用法に関し、特に欠陥のあるＤＲＡＭの再利用方法
に関する。
再利用法に関し、特に欠陥のあるＤＲＡＭの再利用方法
に関する。
【０００２】
【従来の技術】一般に、コンピュータに使用されている
ダイナミックＲＡＭ（以下「ＤＲＡＭ」という）は、多
ビットの２進化ディジタル信号を貯存したり読み出した
りするものであり、ほとんどがプリント回路基板に取付
けられてＳＩＭＭ ( SINGLE IN-LINE MEMORY MODULE )
、或いはＤＲＡＭモジュールと略称される。このＳＩ
ＭＭは、１バイト（即ち、８ビット）のデータラインを
構成する幾つかのＤＲＡＭ−ＩＣおよび一つの１ビット
パリティ機能を具えたＤＲＡＭを含み、その他異なる組
合せの構成を含むこともあるが、その動作原理は何れも
電圧、制御信号、及び２進化ディジタル信号を応用し
て、多ビットの２進化ディジタル信号を貯存したり読み
出したりする目的を達成するのである。
ダイナミックＲＡＭ（以下「ＤＲＡＭ」という）は、多
ビットの２進化ディジタル信号を貯存したり読み出した
りするものであり、ほとんどがプリント回路基板に取付
けられてＳＩＭＭ ( SINGLE IN-LINE MEMORY MODULE )
、或いはＤＲＡＭモジュールと略称される。このＳＩ
ＭＭは、１バイト（即ち、８ビット）のデータラインを
構成する幾つかのＤＲＡＭ−ＩＣおよび一つの１ビット
パリティ機能を具えたＤＲＡＭを含み、その他異なる組
合せの構成を含むこともあるが、その動作原理は何れも
電圧、制御信号、及び２進化ディジタル信号を応用し
て、多ビットの２進化ディジタル信号を貯存したり読み
出したりする目的を達成するのである。
【０００３】このように、ＤＲＡＭは使用上において頗
る便利であるに違いないが、ＤＲＡＭ−ＩＣは製造過程
において屡々瑕疵ある不良品が生じることがある。これ
ら多くの不良品の不良状況をテスト研究して見ると、ご
く少数に比較的厳重な瑕疵がある以外は、その他大部分
（例えば約９４％に及ぶ）は極めて小さい区域的な欠陥
だけであり、甚だしいものには単に１アドレスにおける
１ビットデータだけが損なわれているものもあって、こ
れだけでＤＲＡＭ−ＩＣ全体を廃物にするとは惜しい限
りである。
る便利であるに違いないが、ＤＲＡＭ−ＩＣは製造過程
において屡々瑕疵ある不良品が生じることがある。これ
ら多くの不良品の不良状況をテスト研究して見ると、ご
く少数に比較的厳重な瑕疵がある以外は、その他大部分
（例えば約９４％に及ぶ）は極めて小さい区域的な欠陥
だけであり、甚だしいものには単に１アドレスにおける
１ビットデータだけが損なわれているものもあって、こ
れだけでＤＲＡＭ−ＩＣ全体を廃物にするとは惜しい限
りである。
【０００４】
【発明が解決しようとする課題】このような、従来の欠
陥ＤＲＡＭにおける勿体ない扱い方に鑑み、本発明は、
欠陥があって使用できない二組のＤＲＡＭ−ＩＣを、斬
新的な手法により使用可能な一組のＤＲＡＭ−ＩＣに構
成するための欠陥ＤＲＡＭの再利用法を提供することを
目的とする。
陥ＤＲＡＭにおける勿体ない扱い方に鑑み、本発明は、
欠陥があって使用できない二組のＤＲＡＭ−ＩＣを、斬
新的な手法により使用可能な一組のＤＲＡＭ−ＩＣに構
成するための欠陥ＤＲＡＭの再利用法を提供することを
目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、出力端にはＤＲＡＭ、入力端には該ＤＲＡ
Ｍを使用可能にする信号、そして制御端には該ＤＲＡＭ
の最上位ビットアドレス信号がそれぞれ接続されて、且
つ該制御端から該入力端および出力端の導通を高電位ま
たは低電位に応答して制御するスイッチ回路の各スイッ
チのうち、高電位に応答して導通するスイッチに無欠陥
ＤＲＡＭを直列接続し、一方で低電位に応答して導通す
るスイッチに欠陥あるＤＲＡＭを直列接続したとき、該
欠陥あるＤＲＡＭが信号の読み取り動作を行なえる場合
には、該欠陥あるＤＲＡＭの欠陥が該ＤＲＡＭの中央コ
ラムに対して右側半部にあると決定し、また、上記低電
位に応答して導通するスイッチに無欠陥ＤＲＡＭを直列
接続し、一方で上記高電位に応答して導通するスイッチ
に欠陥あるＤＲＡＭを直列接続したとき、該欠陥あるＤ
ＲＡＭが信号の読み取り動作を行なえる場合には、該欠
陥あるＤＲＡＭの欠陥が上記中央コラムに対して左側半
部にあると決定して、中央コラムの左側半部区域に欠陥
のあるＤＲＡＭと右側半部区域に欠陥のあるＤＲＡＭと
を探し出すステップと、上記高電位および低電位に応答
して導通する各スイッチの内、該高電位に応答して導通
するスイッチの出力端には上記左側半部区域に欠陥のあ
るＤＲＡＭを接続し、且つ上記低電位に応答して導通す
るスイッチの出力端には上記右側半部区域に欠陥のある
ＤＲＡＭを接続して、この各スイッチの入力端にＤＲＡ
Ｍを使用可能にする信号を接続すると共に、それぞれの
制御端にＤＲＡＭの最上位ビットアドレス信号を接続さ
せるステップとを備えて、該ＤＲＡＭの最上位ビットア
ドレス信号が順にスイッチを開閉するに応じて、該両Ｄ
ＲＡＭを順に使用可能にして一組の使用できるＤＲＡＭ
を形成するように構成される。そして、上記ＤＲＡＭの
再利用方法は、その他のＲＡＭについても適用すること
ができる。また、ＤＲＡＭが１Ｍビットのものであると
きには、そのアドレス信号がＡ０〜Ａ９とあって、その
最上位ビットアドレス信号がＡ９であり、またＤＲＡＭ
が４Ｍビットのものであるときには、その最上位ビット
アドレス信号がＡ１０、更にＤＲＡＭが１６Ｍビットの
ものであるときには、その最上位ビットアドレス信号が
Ａ１１であるというように、最上位ビットアドレス信号
をＤＲＡＭの容量によって決定すればよい。更に、上記
スイッチ回路の入力端に＊ＣＡＳ信号を接続してもよ
い。また、上記スイッチ回路をトライステート・ゲート
で形成してもよく、このときトライステート・ゲートが
それぞれ８つのＤＲＡＭと接続されたり、或いは二組の
欠陥ＤＲＡＭ中の各組の数が８つ以内で接続されるよう
にしてもよい。また更に、上記スイッチ回路の開閉動作
を決定する最上位ビットアドレス信号が低電位であると
きに一方の組のＤＲＡＭを使用可能にし、該最上位ビッ
トアドレス信号が高電位であるときに他方の組のＤＲＡ
Ｍを使用可能にしてもよい。
に本発明は、出力端にはＤＲＡＭ、入力端には該ＤＲＡ
Ｍを使用可能にする信号、そして制御端には該ＤＲＡＭ
の最上位ビットアドレス信号がそれぞれ接続されて、且
つ該制御端から該入力端および出力端の導通を高電位ま
たは低電位に応答して制御するスイッチ回路の各スイッ
チのうち、高電位に応答して導通するスイッチに無欠陥
ＤＲＡＭを直列接続し、一方で低電位に応答して導通す
るスイッチに欠陥あるＤＲＡＭを直列接続したとき、該
欠陥あるＤＲＡＭが信号の読み取り動作を行なえる場合
には、該欠陥あるＤＲＡＭの欠陥が該ＤＲＡＭの中央コ
ラムに対して右側半部にあると決定し、また、上記低電
位に応答して導通するスイッチに無欠陥ＤＲＡＭを直列
接続し、一方で上記高電位に応答して導通するスイッチ
に欠陥あるＤＲＡＭを直列接続したとき、該欠陥あるＤ
ＲＡＭが信号の読み取り動作を行なえる場合には、該欠
陥あるＤＲＡＭの欠陥が上記中央コラムに対して左側半
部にあると決定して、中央コラムの左側半部区域に欠陥
のあるＤＲＡＭと右側半部区域に欠陥のあるＤＲＡＭと
を探し出すステップと、上記高電位および低電位に応答
して導通する各スイッチの内、該高電位に応答して導通
するスイッチの出力端には上記左側半部区域に欠陥のあ
るＤＲＡＭを接続し、且つ上記低電位に応答して導通す
るスイッチの出力端には上記右側半部区域に欠陥のある
ＤＲＡＭを接続して、この各スイッチの入力端にＤＲＡ
Ｍを使用可能にする信号を接続すると共に、それぞれの
制御端にＤＲＡＭの最上位ビットアドレス信号を接続さ
せるステップとを備えて、該ＤＲＡＭの最上位ビットア
ドレス信号が順にスイッチを開閉するに応じて、該両Ｄ
ＲＡＭを順に使用可能にして一組の使用できるＤＲＡＭ
を形成するように構成される。そして、上記ＤＲＡＭの
再利用方法は、その他のＲＡＭについても適用すること
ができる。また、ＤＲＡＭが１Ｍビットのものであると
きには、そのアドレス信号がＡ０〜Ａ９とあって、その
最上位ビットアドレス信号がＡ９であり、またＤＲＡＭ
が４Ｍビットのものであるときには、その最上位ビット
アドレス信号がＡ１０、更にＤＲＡＭが１６Ｍビットの
ものであるときには、その最上位ビットアドレス信号が
Ａ１１であるというように、最上位ビットアドレス信号
をＤＲＡＭの容量によって決定すればよい。更に、上記
スイッチ回路の入力端に＊ＣＡＳ信号を接続してもよ
い。また、上記スイッチ回路をトライステート・ゲート
で形成してもよく、このときトライステート・ゲートが
それぞれ８つのＤＲＡＭと接続されたり、或いは二組の
欠陥ＤＲＡＭ中の各組の数が８つ以内で接続されるよう
にしてもよい。また更に、上記スイッチ回路の開閉動作
を決定する最上位ビットアドレス信号が低電位であると
きに一方の組のＤＲＡＭを使用可能にし、該最上位ビッ
トアドレス信号が高電位であるときに他方の組のＤＲＡ
Ｍを使用可能にしてもよい。
【０００６】
【作用】上記のような構成によれば、高電位及び低電位
に応答して導通する各スイッチの出力端にはＤＲＡＭ、
入力端には該ＤＲＡＭを使用可能にする信号、そして制
御端には該ＤＲＡＭの最上位ビットアドレス信号がそれ
ぞれ接続されることにより、該制御端により入力端及び
出力端の導通が制御される。これにより中央コラムの左
側半部区域に欠陥のあるＤＲＡＭと、右側半部区域に欠
陥のあるＤＲＡＭとが探し出される。更に、左側半部に
欠陥のあるＤＲＡＭと右側半部に欠陥のあるＤＲＡＭと
に一組のスイッチ回路が接続されて、この各スイッチ回
路の入力端にＤＲＡＭを使用可能にする信号が接続さ
れ、且つ該スイッチ回路をＯＮ，ＯＦＦ制御する制御端
にＤＲＡＭ内部における最上位ビットアドレス信号が接
続されて、該最上位ビットアドレス信号を高電位または
低電位に制御すれば、左側半部に欠陥のあるＤＲＡＭの
右側半部と、右側半部に欠陥のあるＤＲＡＭの左側半部
とがこれに応じて使用可能となる。これにより欠陥区域
が互いに対称区域にある二組のＤＲＡＭ−ＩＣが組合わ
されて、使用可能なＤＲＡＭ−ＩＣが構成される。
に応答して導通する各スイッチの出力端にはＤＲＡＭ、
入力端には該ＤＲＡＭを使用可能にする信号、そして制
御端には該ＤＲＡＭの最上位ビットアドレス信号がそれ
ぞれ接続されることにより、該制御端により入力端及び
出力端の導通が制御される。これにより中央コラムの左
側半部区域に欠陥のあるＤＲＡＭと、右側半部区域に欠
陥のあるＤＲＡＭとが探し出される。更に、左側半部に
欠陥のあるＤＲＡＭと右側半部に欠陥のあるＤＲＡＭと
に一組のスイッチ回路が接続されて、この各スイッチ回
路の入力端にＤＲＡＭを使用可能にする信号が接続さ
れ、且つ該スイッチ回路をＯＮ，ＯＦＦ制御する制御端
にＤＲＡＭ内部における最上位ビットアドレス信号が接
続されて、該最上位ビットアドレス信号を高電位または
低電位に制御すれば、左側半部に欠陥のあるＤＲＡＭの
右側半部と、右側半部に欠陥のあるＤＲＡＭの左側半部
とがこれに応じて使用可能となる。これにより欠陥区域
が互いに対称区域にある二組のＤＲＡＭ−ＩＣが組合わ
されて、使用可能なＤＲＡＭ−ＩＣが構成される。
【０００７】この発明の上記またはその他の目的、特徴
および利点は、図面を参照しての以下の実施例の詳細な
説明から一層あきらかとなろう。
および利点は、図面を参照しての以下の実施例の詳細な
説明から一層あきらかとなろう。
【０００８】
【実施例】先ず、本発明の実施例の説明に入る前に理解
すべきことは、ＤＲＡＭの内部データが読み出された
り、又は書き込まれたりする動作は、＊ＲＡＳ（行アド
レス選択 ROW ADDRESS SELECT ）と、＊ＣＡＳ（列アド
レス選択 COLUMN ADDRESS SELECT ）とによってＤＲＡ
Ｍ内の所定位置が決定され、この位置が決定されると、
速やかに読み取られたり書き込まれたりする動作が行な
われる。そして、一般にＤＲＡＭは、先に＊ＲＡＳ信号
が出現して行位置を決定してから＊ＣＡＳ信号が出現し
て列位置を決定し、この行位置と列位置とが交錯した箇
所がＤＲＡＭ内部の一つの位置（二次元位置）を決定す
るのである。したがって、例えば＊ＣＡＳ信号の出現を
コントロールすれば、ＤＲＡＭの読み取り動作及び書き
込み動作を制御することができる。尚、上記「＊ＲＡ
Ｓ」及び「＊ＣＡＳ」等、本明細書内にて用いられる記
号「＊」は、各信号がローレベル（低電位）のときにそ
の機能が活性化されること（所謂、アクティブ・ロー）
を表わしたものであり、それぞれ、各図面において信号
名の上にバ−「−」を付けて表わされたものに対応して
いる。
すべきことは、ＤＲＡＭの内部データが読み出された
り、又は書き込まれたりする動作は、＊ＲＡＳ（行アド
レス選択 ROW ADDRESS SELECT ）と、＊ＣＡＳ（列アド
レス選択 COLUMN ADDRESS SELECT ）とによってＤＲＡ
Ｍ内の所定位置が決定され、この位置が決定されると、
速やかに読み取られたり書き込まれたりする動作が行な
われる。そして、一般にＤＲＡＭは、先に＊ＲＡＳ信号
が出現して行位置を決定してから＊ＣＡＳ信号が出現し
て列位置を決定し、この行位置と列位置とが交錯した箇
所がＤＲＡＭ内部の一つの位置（二次元位置）を決定す
るのである。したがって、例えば＊ＣＡＳ信号の出現を
コントロールすれば、ＤＲＡＭの読み取り動作及び書き
込み動作を制御することができる。尚、上記「＊ＲＡ
Ｓ」及び「＊ＣＡＳ」等、本明細書内にて用いられる記
号「＊」は、各信号がローレベル（低電位）のときにそ
の機能が活性化されること（所謂、アクティブ・ロー）
を表わしたものであり、それぞれ、各図面において信号
名の上にバ−「−」を付けて表わされたものに対応して
いる。
【０００９】ここで、図１に示したＤＲＡＭのデータの
読み取りの際のタイミング図を参照すると、１は＊ＲＡ
Ｓ信号、２は＊ＣＡＳ信号、３はＡＤＤ信号（アドレス
信号）、４は＊ＷＥ信号（ライト・イネーブル信号）、
５は＊ＯＥ信号（出力イネーブル信号）、そして６はＤ
Ｑ１乃至ＤＱ４信号（データ信号）の各タイミングを示
しており、そのうち、ハッチング部分は「ドント・ケア
（ DON'T CARE ）」を表わしている。図から分かるよう
に＊ＲＡＳ信号（低電位）が先ず現われる。該ＲＡＳ信
号が出現し始めた時、即ち＊ＲＡＳ信号が高電位から低
電位に降下した時に、それに対応して「行アドレス信
号」が現われる。同様に、＊ＣＡＳ信号が出現すると
「列アドレス信号」が対応して出現する。それ故、ＤＲ
ＡＭ内部において読み取り動作を行なうための位置が対
応して現われ、即ち＊ＣＡＳ信号（低電位）が出現すれ
ば、ＤＲＡＭから読み取り動作を行うことができる。言
い換えればＤＲＡＭが「イネーブル」になる。同時に、
データが未だ読み取られていないか、又は書き込まれる
前に＊ＣＡＳが上昇して高電位になると該ＤＲＡＭは
「ディセーブル」になる。
読み取りの際のタイミング図を参照すると、１は＊ＲＡ
Ｓ信号、２は＊ＣＡＳ信号、３はＡＤＤ信号（アドレス
信号）、４は＊ＷＥ信号（ライト・イネーブル信号）、
５は＊ＯＥ信号（出力イネーブル信号）、そして６はＤ
Ｑ１乃至ＤＱ４信号（データ信号）の各タイミングを示
しており、そのうち、ハッチング部分は「ドント・ケア
（ DON'T CARE ）」を表わしている。図から分かるよう
に＊ＲＡＳ信号（低電位）が先ず現われる。該ＲＡＳ信
号が出現し始めた時、即ち＊ＲＡＳ信号が高電位から低
電位に降下した時に、それに対応して「行アドレス信
号」が現われる。同様に、＊ＣＡＳ信号が出現すると
「列アドレス信号」が対応して出現する。それ故、ＤＲ
ＡＭ内部において読み取り動作を行なうための位置が対
応して現われ、即ち＊ＣＡＳ信号（低電位）が出現すれ
ば、ＤＲＡＭから読み取り動作を行うことができる。言
い換えればＤＲＡＭが「イネーブル」になる。同時に、
データが未だ読み取られていないか、又は書き込まれる
前に＊ＣＡＳが上昇して高電位になると該ＤＲＡＭは
「ディセーブル」になる。
【００１０】図２は、ＤＲＡＭにデータを書き込む際の
タイミング図であり、図中、１は＊ＲＡＳ信号，２は＊
ＣＡＳ信号，３はＡＤＤ信号，４は＊ＷＥ信号，５は＊
ＯＥ信号、そして６はＤＱ１〜ＤＱ４信号の各タイミン
グを示しており、そのうちのハッチング部分は「ドント
・ケア」を表わしている。また図から分かるように、デ
ータが書き込まれている時は、即ち＊ＣＡＳの低電位が
出現した時であり、したがって＊ＣＡＳの低電位がＤＲ
ＡＭを使用可能にして読み書き動作が行なわれるのであ
る。
タイミング図であり、図中、１は＊ＲＡＳ信号，２は＊
ＣＡＳ信号，３はＡＤＤ信号，４は＊ＷＥ信号，５は＊
ＯＥ信号、そして６はＤＱ１〜ＤＱ４信号の各タイミン
グを示しており、そのうちのハッチング部分は「ドント
・ケア」を表わしている。また図から分かるように、デ
ータが書き込まれている時は、即ち＊ＣＡＳの低電位が
出現した時であり、したがって＊ＣＡＳの低電位がＤＲ
ＡＭを使用可能にして読み書き動作が行なわれるのであ
る。
【００１１】もしＤＲＡＭの容量が１Ｍビットであると
すると、それにはアドレス信号Ａ０〜Ａ９があって、そ
のうちのＡ９が最上位ビットのアドレス信号である。こ
れらアドレス信号Ａ０〜Ａ９は異なる時にロウ・アドレ
ス信号Ｒ−Ａ０〜Ｒ−Ａ９、及びコラム・アドレス信号
Ｃ−Ａ０〜Ｃ−Ａ９の両種の状況を含み、図３に示す如
く、このＤＲＡＭの内部容量を１，２，３及び４等の均
等な区域に区分し、列位置信号Ｃ−Ａ０〜Ｃ−Ａ９を利
用してＤＲＡＭの内部容量の位置を決定することができ
る。例えばＣ−Ａ９が「０」である時には、データが左
半部の１，２区域に記憶貯存され、Ｃ−Ａ９が「１」の
時には、データが右半部の３，４区域に記憶貯存され
る。また、ＤＲＡＭの容量は１Ｍビット以外に４Ｍビッ
トや１６Ｍビットのものもあり、この時の最上位ビット
のアドレス信号はそれぞれＡ１０、Ａ１１である。
すると、それにはアドレス信号Ａ０〜Ａ９があって、そ
のうちのＡ９が最上位ビットのアドレス信号である。こ
れらアドレス信号Ａ０〜Ａ９は異なる時にロウ・アドレ
ス信号Ｒ−Ａ０〜Ｒ−Ａ９、及びコラム・アドレス信号
Ｃ−Ａ０〜Ｃ−Ａ９の両種の状況を含み、図３に示す如
く、このＤＲＡＭの内部容量を１，２，３及び４等の均
等な区域に区分し、列位置信号Ｃ−Ａ０〜Ｃ−Ａ９を利
用してＤＲＡＭの内部容量の位置を決定することができ
る。例えばＣ−Ａ９が「０」である時には、データが左
半部の１，２区域に記憶貯存され、Ｃ−Ａ９が「１」の
時には、データが右半部の３，４区域に記憶貯存され
る。また、ＤＲＡＭの容量は１Ｍビット以外に４Ｍビッ
トや１６Ｍビットのものもあり、この時の最上位ビット
のアドレス信号はそれぞれＡ１０、Ａ１１である。
【００１２】本発明の「欠陥ＤＲＡＭの再利用法」は、
上記Ｃ−Ａ９信号を利用して、データを左半部１，２区
域に出現させるか、或いは右半部３，４区域に出現させ
るかを制御できる原理から設計されたものである。
上記Ｃ−Ａ９信号を利用して、データを左半部１，２区
域に出現させるか、或いは右半部３，４区域に出現させ
るかを制御できる原理から設計されたものである。
【００１３】先ず、図４に示すように二つのスイッチ
ａ，ｂ（本発明はトライ・ステート、例えば三洋製の７
４Ｆ２４１を使用する）により、それぞれ中央コラムか
らのＤＲＡＭの左側半部区域及び右側半部区域の欠陥を
探し出すのである。上記スイッチａは高電位に応答して
導通するものであり、スイッチｂは低電位に応答して導
通するものである。この両スイッチａ，ｂの制御端ａ
１，ｂ１は、入力端ａ２，ｂ２及び出力端ａ３，ｂ３の
導通／非導通を制御することができる。上記３状態スイ
ッチａ，ｂの出力端は、それぞれＤＲＡＭ７，８と接続
されており、その入力端は、このＤＲＡＭを「イネーブ
ル」にする＊ＣＡＳ信号部に接続される。更に、その制
御端は、このＤＲＡＭの最上位ビットアドレス信号部Ａ
９に接続される。
ａ，ｂ（本発明はトライ・ステート、例えば三洋製の７
４Ｆ２４１を使用する）により、それぞれ中央コラムか
らのＤＲＡＭの左側半部区域及び右側半部区域の欠陥を
探し出すのである。上記スイッチａは高電位に応答して
導通するものであり、スイッチｂは低電位に応答して導
通するものである。この両スイッチａ，ｂの制御端ａ
１，ｂ１は、入力端ａ２，ｂ２及び出力端ａ３，ｂ３の
導通／非導通を制御することができる。上記３状態スイ
ッチａ，ｂの出力端は、それぞれＤＲＡＭ７，８と接続
されており、その入力端は、このＤＲＡＭを「イネーブ
ル」にする＊ＣＡＳ信号部に接続される。更に、その制
御端は、このＤＲＡＭの最上位ビットアドレス信号部Ａ
９に接続される。
【００１４】そして、高電位に応答して導通されるスイ
ッチａに良好なＤＲＡＭ７を直列接続し、該低電位に応
答して導通されるスイッチｂに欠陥ＤＲＡＭ８を直列接
続したとき、この欠陥ＤＲＡＭ８が尚も信号処理の読み
取り動作を行なえたとすると、該欠陥ＤＲＡＭ８の欠陥
が右側半部にあることが示され、また、低電位に応答し
て導通されるスイッチｂに良好なＤＲＡＭ８を直列接続
し、該高電位に応答して導通されるスイッチａに欠陥Ｄ
ＲＡＭ７を直列接続したとき、この欠陥ＤＲＡＭ７が尚
も信号処理の読み取り動作を行なえたとすると、該欠陥
ＤＲＡＭ７の欠陥が左側半部にあることが示される。
ッチａに良好なＤＲＡＭ７を直列接続し、該低電位に応
答して導通されるスイッチｂに欠陥ＤＲＡＭ８を直列接
続したとき、この欠陥ＤＲＡＭ８が尚も信号処理の読み
取り動作を行なえたとすると、該欠陥ＤＲＡＭ８の欠陥
が右側半部にあることが示され、また、低電位に応答し
て導通されるスイッチｂに良好なＤＲＡＭ８を直列接続
し、該高電位に応答して導通されるスイッチａに欠陥Ｄ
ＲＡＭ７を直列接続したとき、この欠陥ＤＲＡＭ７が尚
も信号処理の読み取り動作を行なえたとすると、該欠陥
ＤＲＡＭ７の欠陥が左側半部にあることが示される。
【００１５】それ故、このような方法から欠陥が互いの
対称区域にある二組のＤＲＡＭ−ＩＣを探し出すことが
でき、即ち一方の組の欠陥は左側半部の１，２区域内に
あり、他方の一組の欠陥は右側半部の３，４区域内にあ
ることが分かり、上記スイッチ回路を利用して該両欠陥
ＤＲＡＭ−ＩＣを連結し、かつＣ−Ａ９信号の制御を行
うと次の状況が得られる。
対称区域にある二組のＤＲＡＭ−ＩＣを探し出すことが
でき、即ち一方の組の欠陥は左側半部の１，２区域内に
あり、他方の一組の欠陥は右側半部の３，４区域内にあ
ることが分かり、上記スイッチ回路を利用して該両欠陥
ＤＲＡＭ−ＩＣを連結し、かつＣ−Ａ９信号の制御を行
うと次の状況が得られる。
【００１６】（１）Ｃ−Ａ９信号が「Ｏ」の時は、正常
状態のもとで、データはＤＲＡＭ左側半部の１，２区域
内に出現し、このときに回路を切換えると「右側半部欠
陥の左側半部無欠陥ＤＲＡＭ」に切換えることができ、
即ち「右側半部欠陥のＤＲＡＭ」が使用可能になる。 （２）Ｃ−Ａ９信号が「１」の時は、正常状態のもと
で、データはＤＲＡＭ右側半部の３，４区域内に出現
し、このときに回路を切換えると「左側半部欠陥の右側
半部無欠陥ＤＲＡＭ」に切換えることができ、即ち「左
側半部欠陥のＤＲＡＭ」が使用可能になる。
状態のもとで、データはＤＲＡＭ左側半部の１，２区域
内に出現し、このときに回路を切換えると「右側半部欠
陥の左側半部無欠陥ＤＲＡＭ」に切換えることができ、
即ち「右側半部欠陥のＤＲＡＭ」が使用可能になる。 （２）Ｃ−Ａ９信号が「１」の時は、正常状態のもと
で、データはＤＲＡＭ右側半部の３，４区域内に出現
し、このときに回路を切換えると「左側半部欠陥の右側
半部無欠陥ＤＲＡＭ」に切換えることができ、即ち「左
側半部欠陥のＤＲＡＭ」が使用可能になる。
【００１７】更に、図５には本発明に係る実施例の電気
回路図が示されている。このＤＲＡＭ９，１０，１１，
１２の容量は１Ｍビットであり、ＤＲＡＭ１３はパリテ
ィ検査に使用される。これら記憶装置９乃至１３はとも
に「３０ピンのメモリ・モジュール１４」内に挿着され
て接続される。ＤＲＡＭ９，１１は、共に右側半部欠陥
のＩＣであり、低電位に応答して導通されるスイッチ回
路ｂの出力端と接続されており、一方、ＤＲＡＭ１０，
１２は、共に左側半部欠陥のＩＣであり、高電位に応答
して導通されるスイッチ回路ａの出力端と接続される。
この時の両スイッチ回路ａ，ｂの入力端に＊ＣＡＳ信号
が接続されると、その制御端は、信号Ａ９の制御を受け
て次に示すような２つの状況が得られる。
回路図が示されている。このＤＲＡＭ９，１０，１１，
１２の容量は１Ｍビットであり、ＤＲＡＭ１３はパリテ
ィ検査に使用される。これら記憶装置９乃至１３はとも
に「３０ピンのメモリ・モジュール１４」内に挿着され
て接続される。ＤＲＡＭ９，１１は、共に右側半部欠陥
のＩＣであり、低電位に応答して導通されるスイッチ回
路ｂの出力端と接続されており、一方、ＤＲＡＭ１０，
１２は、共に左側半部欠陥のＩＣであり、高電位に応答
して導通されるスイッチ回路ａの出力端と接続される。
この時の両スイッチ回路ａ，ｂの入力端に＊ＣＡＳ信号
が接続されると、その制御端は、信号Ａ９の制御を受け
て次に示すような２つの状況が得られる。
【００１８】（１）Ａ９が高電位の時は、スイッチ回路
ａが導通して一方のｂは導通せず、＊ＣＡＳ信号がＤＲ
ＡＭ１０，１２に導入され、Ａ９が高電位であるため、
ＤＲＡＭ１０，１２の右側半部が使用され得る。 （２）Ａ９が低電位の時は、スイッチ回路ｂが導通して
一方のａは導通せず、＊ＣＡＳ信号がＤＲＡＭ９，１１
に導入され、Ａ９が低電位であるので、ＤＲＡＭ９，１
１の左側半部が使用され得る。
ａが導通して一方のｂは導通せず、＊ＣＡＳ信号がＤＲ
ＡＭ１０，１２に導入され、Ａ９が高電位であるため、
ＤＲＡＭ１０，１２の右側半部が使用され得る。 （２）Ａ９が低電位の時は、スイッチ回路ｂが導通して
一方のａは導通せず、＊ＣＡＳ信号がＤＲＡＭ９，１１
に導入され、Ａ９が低電位であるので、ＤＲＡＭ９，１
１の左側半部が使用され得る。
【００１９】したがって、この二組の欠陥のあるＤＲＡ
Ｍ９，１１とＤＲＡＭ１０，１２とにより二組の無欠陥
ＤＲＡＭに合成することができる。即ち、一組の使用可
能なＳＩＭＭにすることができる。かつ、上記のスイッ
チ回路はそれぞれが二つのＤＲＡＭを制御できる以外、
それぞれが８つ以内のＤＲＡＭを制御することができ
る。
Ｍ９，１１とＤＲＡＭ１０，１２とにより二組の無欠陥
ＤＲＡＭに合成することができる。即ち、一組の使用可
能なＳＩＭＭにすることができる。かつ、上記のスイッ
チ回路はそれぞれが二つのＤＲＡＭを制御できる以外、
それぞれが８つ以内のＤＲＡＭを制御することができ
る。
【００２０】それ故、次のような方法により、一組のス
イッチ回路に欠陥が左側半部にあるＤＲＡＭと欠陥が右
側半部にあるＤＲＡＭとを接続して、スイッチ回路の入
力端に「ＤＲＡＭを使用可能にする信号、例えば＊ＣＡ
Ｓ」を接続し、そしてスイッチ回路をＯＮ，ＯＦＦ制御
する制御端に「ＤＲＡＭ内部における最上位ビットアド
レス信号、例えば１ＭのＤＲＡＭのＡ９」を連結する
と、それぞれの欠陥区域が互いの対称区域にある二組の
ＤＲＡＭ−ＩＣを組合せて使用できるＤＲＡＭ−ＩＣに
することができる。
イッチ回路に欠陥が左側半部にあるＤＲＡＭと欠陥が右
側半部にあるＤＲＡＭとを接続して、スイッチ回路の入
力端に「ＤＲＡＭを使用可能にする信号、例えば＊ＣＡ
Ｓ」を接続し、そしてスイッチ回路をＯＮ，ＯＦＦ制御
する制御端に「ＤＲＡＭ内部における最上位ビットアド
レス信号、例えば１ＭのＤＲＡＭのＡ９」を連結する
と、それぞれの欠陥区域が互いの対称区域にある二組の
ＤＲＡＭ−ＩＣを組合せて使用できるＤＲＡＭ−ＩＣに
することができる。
【００２１】
【発明の効果】このように本発明によれば、それぞれ高
電位及び低電位に応答して導通される両スイッチによ
り、欠陥が互いに対称区域にある二組のＤＲＡＭ−ＩＣ
を探し出すことができる。更に両スイッチ回路を利用し
て該両欠陥ＤＲＡＭ−ＩＣを連結し、最上位ビットアド
レス信号の高電位／低電位制御により、それぞれの欠陥
区域が互いの対称区域にある二組のＤＲＡＭ−ＩＣを組
合せて使用可能なＤＲＡＭ−ＩＣを構成することができ
る。即ち、本発明は、欠陥があって使用できない二組の
ＤＲＡＭ−ＩＣを、斬新的な手法により使用可能な一組
のＤＲＡＭ−ＩＣに構成することができる。
電位及び低電位に応答して導通される両スイッチによ
り、欠陥が互いに対称区域にある二組のＤＲＡＭ−ＩＣ
を探し出すことができる。更に両スイッチ回路を利用し
て該両欠陥ＤＲＡＭ−ＩＣを連結し、最上位ビットアド
レス信号の高電位／低電位制御により、それぞれの欠陥
区域が互いの対称区域にある二組のＤＲＡＭ−ＩＣを組
合せて使用可能なＤＲＡＭ−ＩＣを構成することができ
る。即ち、本発明は、欠陥があって使用できない二組の
ＤＲＡＭ−ＩＣを、斬新的な手法により使用可能な一組
のＤＲＡＭ−ＩＣに構成することができる。
【図１】ＤＲＡＭのデータの読み出し動作のタイミング
図である。
図である。
【図２】ＤＲＡＭのデータの書き込み動作のタイミング
図である。
図である。
【図３】ＤＲＡＭの内部容量を４つのゾーンに仮想区分
した状態を示した説明図である。
した状態を示した説明図である。
【図４】本発明の欠陥ＤＲＡＭの再利用法に係る一実施
例の回路図である。
例の回路図である。
【図５】本発明の欠陥ＤＲＡＭの再利用法における他の
実施例の回路図である。
実施例の回路図である。
１…ＲＡＳ信号 ２…ＣＡＳ信号 ３…アドレス信号 ４…ＷＥ信号 ５…ＯＥ信号 ６…データ信号 ７，８…ＤＲＡＭ ａ，ｂ…スイッチまたはスイッチ回路 ａ１，ｂ１…制御端 ａ２，ｂ２…入力端 ａ３，ｂ３…出力端 Ａ９…最上位ビットアドレス信号
Claims (7)
- 【請求項１】 出力端（ａ３，ｂ３）にはＤＲＡＭ
（７，８）が接続され、入力端（ａ２，ｂ２）には該Ｄ
ＲＡＭを使用可能にする信号、そして制御端（ａ１，ｂ
１）には該ＤＲＡＭの最上位ビットアドレス信号（Ａ
９）がそれぞれ接続され、該制御端から該入力端および
出力端の導通を高電位または低電位に応答して制御する
スイッチ回路の各スイッチ（ａ，ｂ）のうち、高電位に
応答して導通するスイッチ（ａ）に無欠陥ＤＲＡＭを直
列接続して、一方で低電位に応答して導通するスイッチ
（ｂ）に欠陥あるＤＲＡＭを直列接続したとき、該欠陥
のあるＤＲＡＭが信号の読み取り動作を行なえる場合に
は、該欠陥あるＤＲＡＭの欠陥が該ＤＲＡＭの中央コラ
ムに対して右側半部にあると決定し、また、上記低電位
に応答して導通するスイッチ（ｂ）に無欠陥ＤＲＡＭを
直列接続して、一方で上記高電位に応答して導通するス
イッチ（ａ）に欠陥あるＤＲＡＭを直列接続したとき、
該欠陥あるＤＲＡＭが信号の読み取り動作を行なえる場
合には、該欠陥あるＤＲＡＭの欠陥が該中央コラムに対
して左側半部にあると決定して、中央コラムの左側半部
区域に欠陥のあるＤＲＡＭと右側半部区域に欠陥のある
ＤＲＡＭとを探し出すステップと、 上記高電位および低電位に応答して導通するスイッチ回
路のうち、該高電位に応答して導通するスイッチの出力
端には上記左側半部区域に欠陥のあるＤＲＡＭを接続
し、上記低電位に応答して導通するスイッチの出力端に
は上記右側半部区域に欠陥のあるＤＲＡＭを接続して、
この各スイッチの入力端にＤＲＡＭを使用可能にする信
号を接続すると共に、それぞれの制御端にＤＲＡＭの最
上位ビットアドレス信号を接続させるステップと、 を具備し、 該ＤＲＡＭの最上位ビットアドレス信号が順にスイッチ
回路を開閉するに応じて該両ＤＲＡＭを順に使用可能に
し、一組の使用できるＤＲＡＭを形成するようにした欠
陥ＤＲＡＭの再利用方法。 - 【請求項２】 上記ＤＲＡＭの再利用をＲＡＭの再利用
に適用してなる請求項１に記載の方法。 - 【請求項３】 上記最上位ビットアドレス信号を、ＤＲ
ＡＭが１Ｍビットである場合は、そのアドレス信号がＡ
０〜Ａ９とあって、その最上位ビットアドレス信号がＡ
９であり、ＤＲＡＭが４Ｍビットの場合は最上位ビット
アドレス信号がＡ１０であり、ＤＲＡＭが１６Ｍビット
の場合は最上位ビットアドレス信号がＡ１１であるよう
に、最上位ビットアドレス信号がＤＲＡＭの容量によっ
て決定してなる請求項２に記載の方法。 - 【請求項４】 上記スイッチ回路の入力端に＊ＣＡＳ信
号を接続してなる請求項１に記載の方法。 - 【請求項５】 上記スイッチ回路をトライステート・ゲ
ートで形成してなる請求項４に記載の方法。 - 【請求項６】 上記トライステート・ゲートがそれぞれ
８つのＤＲＡＭと接続されるか、又は二組の欠陥ＤＲＡ
Ｍ中の各組の数が８つ以内で接続される請求項５に記載
の方法。 - 【請求項７】 上記スイッチ回路の開閉動作を決定する
最上位ビットアドレス信号が低電位であるとき、一方の
組のＤＲＡＭを使用可能にし、該最上位ビットアドレス
信号が高電位であるとき、他方の組のＤＲＡＭを使用可
能にする請求項６に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194661A JPH0765598A (ja) | 1993-08-05 | 1993-08-05 | 欠陥ｄｒａｍの再利用法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194661A JPH0765598A (ja) | 1993-08-05 | 1993-08-05 | 欠陥ｄｒａｍの再利用法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0765598A true JPH0765598A (ja) | 1995-03-10 |
Family
ID=16328220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5194661A Pending JPH0765598A (ja) | 1993-08-05 | 1993-08-05 | 欠陥ｄｒａｍの再利用法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0765598A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6650576B2 (en) | 2000-06-07 | 2003-11-18 | Nec Corporation | Semiconductor memory and memory board therewith |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136999A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | メモリ集積回路装置 |
| JPS61104499A (ja) * | 1984-10-29 | 1986-05-22 | ジーシス メモリー プロダクツ コーポレーシヨン | 半導体メモリにおける欠陥回避のための装置及び方法 |
| JPH0395800A (ja) * | 1989-09-06 | 1991-04-22 | Hitachi Ltd | メモリモジュール |
| JPH03204054A (ja) * | 1989-12-28 | 1991-09-05 | Internatl Business Mach Corp <Ibm> | 部分的に欠陥のあるメモリ・チツプを用いたメモリ |
-
1993
- 1993-08-05 JP JP5194661A patent/JPH0765598A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136999A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | メモリ集積回路装置 |
| JPS61104499A (ja) * | 1984-10-29 | 1986-05-22 | ジーシス メモリー プロダクツ コーポレーシヨン | 半導体メモリにおける欠陥回避のための装置及び方法 |
| JPH0395800A (ja) * | 1989-09-06 | 1991-04-22 | Hitachi Ltd | メモリモジュール |
| JPH03204054A (ja) * | 1989-12-28 | 1991-09-05 | Internatl Business Mach Corp <Ibm> | 部分的に欠陥のあるメモリ・チツプを用いたメモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6650576B2 (en) | 2000-06-07 | 2003-11-18 | Nec Corporation | Semiconductor memory and memory board therewith |
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