JPH0766042B2

JPH0766042B2 - デジタル・パタ−ン発生器

Info

Publication number: JPH0766042B2
Application number: JP59090446A
Authority: JP
Inventors: 和美長谷川; 真千子冨岡
Original assignee: ソニ−・テクトロニクス株式会社
Priority date: 1984-05-07
Filing date: 1984-05-07
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPS60233742A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はマイクロプログラム方式によりデジタル・パタ
ーン信号を発生するデジタル・パターン発生器に関す
る。

〔発明の背景〕

種々のデジタル（ロジック）装置を試験するのにデジタ
ル・パターン発生器が広く利用されている。このデジタ
ル・パターン発生器の方式の１つにマイクロプログラム
方式がある。

マイクロプログラム方式のデジタル・パターン発生器は
第１図に示すように、ランダム・アクセス・メモリ（RA
M）であるメモリ10が、「JUMP」，「IF」等の実行制御
命令（マイクロコード）を記憶する領域12と、「JUMP」
命令等での飛び先アドレスを記憶する領域14と、デジタ
ル・パターンを記憶する領域16とを具えている。デコー
ダ18は実行制御命令領域12及び飛び先アドレス領域14か
らの読出し出力信号を受け、これら出力信号により次の
アドレスが何かを判断する。また、必要に応じてカウン
タを含んでおり、所定パターンが所定回数繰返されたか
も判断する。プログラム・カウンタ20は、デコーダ18の
出力信号をプリセット端子に受け、可変クロック発生器
22からのクロック信号をクロック端子に受ける。そし
て、このカウンタ20は、次のアドレスが飛ぶ場合、デコ
ーダ18の出力信号に応じたアドレス信号を出力し、次の
アドレスが単に１ビット進む場合、１ビットの増分を行
なったアドレス信号を出力する。メモリ10の領域12〜16
は並列に配置されているので、プログラム・カウンタ20
からのアドレス信号によりこれら領域12〜16の対応アド
レスを同時に指定する。パターン領域16から読出された
デジタル・パターン信号は、バッファ24を介して被試験
装置に供給する。

メモリ10の領域12〜16の各々に実行制御命令、飛び先ア
ドレス及びデジタル・パターンを夫々書込む処理手段
は、マイクロプロセッサ等の中央処理装置（CPU）26
と、このCPU26用のプログラムを記憶したリード・オン
リ・メモリ（ROM）28と、一時記憶装置として作用するR
AM30と、入力装置としてのキーボード32とで構成する。
これらブロック26〜32はバス34を介して相互接続する。
また、デジタル・パターンの設定を確認するため表示器
36をバス34に接続する。処理手段からの実行制御命令、
飛び先アドレス及びデジタル・パターンはバス34を介し
てメモリ10の領域12〜16に供給し、その際にメモリ10の
アドレスはプログラム・カウンタ20を介して制御する。
また、この処理手段はクロック発生器22のクロック周波
数も制御できる。

発生させるデジタル・パターンをキーボード32により設
定（プログラム）する場合、表示器36は処理手段の制御
により第２図の如き表示を行なう。この表示において、
「シーケンス」とはメモリ10のアドレスに対応し、「パ
ターン」は各アドレスのパターン領域16に記憶するデジ
タル・パターン（16進表示）である。また、「制御命
令」及び「飛び先」の設定により、マイクロプログラム
が実現できる。

ところで、「JUMP」命令の設定により、飛び先を指定す
る場合、シーケンス（メモリ10のアドレスに対応）番号
により指定するよりも、操作者が任意に設定したラベル
（任意の文字）により指定する方が、プログラムが容易
になる。よって、第２図の表示では、「ラベル」欄が設
けられており、「飛び先」はこのラベルで指定できる。
例えば、シーケンス「000」のラベルを「TEST」とし、
「JUMP」の飛び先を「TEST」とする。なお、第２図で
は、単に次のアドレスに進む「ADVANCE」命令は「制御
命令」欄に表示しない。

操作者がキーボード32により第２図に示す如く設定した
とすると、メモリ10の実行制御命令領域12のアドレス
「0000」から「0004」までには「ADVANCE」命令が、そ
してアドレス「0005」には「JUMP」命令がROM28のプロ
グラムと共にCPU26により夫々コード化されて記憶され
る。また、飛び先アドレス領域14のアドレス「0005」に
は、CPU26がROM28のプログラムに応じて「ラベル」欄及
び「飛び先」欄を判断して、ラベル「TEST」のアドレス
「0000」を記憶させる。更に、パターン領域16のアドレ
ス「0000」〜「0005」には、設定したパターン「000
0」，「0101」，「0202」，「0404」，「8080」及び「F
FFF」を夫々記憶する。

このように種々の情報を記憶したメモリ10を読出しモー
ドにすると、パターン領域16のアドレス「0000」から
「0005」までのデジタル・パターンが順次読出され、ア
ドレス「0005」から「JUMP」命令によりアドレス「000
1」に飛び、これら動作を繰返す。

上述の如く、デジタル・パターンの設定にラベルを用い
ると、そのラベルはどのアドレスに対応するかをテーブ
ル（表）としてRAM30に記憶しておかなければならな
い。CPU26はROM28のプログラム下でこのテーブルを参照
することにより、同じラベルが複数個設定されている
か、飛び先に指定されたラベルが設定されているかを確
認できると共に、ラベルで指定した飛び先をアドレスに
変換できる。また、第２図の表示が消えた後でも、メモ
リ10とこのテーブルを参照して、第２図の表示を再現で
きる。例えばメモリ10の深さが1K（1024個のパターンを
記憶できる）の場合、このテーブルは第３図のように示
せる。第３図のテーブルの場合、メモリ10のアドレス用
の巾は最大アドレスが1023なので10ビット必要であり、
またラベルの巾は１文字８ビットで４文字として32ビッ
ト必要である。よって、テーブルの巾は42ビットとな
り、その深さは1024となる。即ち、RAM30の容量の内、
少なくとも42×1024ビットがテーブルのために必要とな
る。

ところで、第１図に示すような総合測定システムでは、
デジタル・パターン発生器とロジック・アナライザ38の
如き測定器とを組合せ、このロジック・アナライザ38も
バス34に接続してブロック26〜32の処理手段で制御する
ことがある。この場合、CPU用RAM30はロジック・アナラ
イザ38用にも用いなければならず、RAM30の容量が制限
されているとき（例えばCPU26が８ビット・マイクロプ
ロセッサでRAM30の容量が64Kバイトのとき）、第３図の
如き大容量（42×1024ビット）のテーブルをRAM30に記
憶できない。また、このテーブルのラベルを８ビットの
CPU26が確認するとき、ラベルの巾が32ビットだと、１
つのラベルを確認するのに４回に分けて読出さなければ
ならず、処理に時間がかかる。

これらの問題を解決するために、第３図のテーブルを第
４図及び第５図の２つのテーブルに分けることが考えら
れる。この場合、ラベルの種類を例えば32個に限定す
る。そして、各ラベルに対応しつつ、元の（オリジナル
の）ラベルよりビット数が少ないリファレンス（リファ
レンス情報）を設定する。第４図のテーブルはリファレ
ンス（リファレンス情報）とラベル（オリジナル情報）
との関係を示す。リファレンスの最大番号は32なので、
リファレンスの巾は５ビットであり、ラベルの巾は第３
図の場合と同様に32ビットである。よって、第４図のテ
ーブルの巾は37ビットで深さは32となり、全体の容量は
32×37ビットとなる。一方、第５図のテーブルはメモリ
10のアドレスと第４図のリファレンスとの関係を示し、
ラベルが付けられなかったアドレスのリファレンスを
「−１」とする。よって、第５図のリファレンスの巾は
その種類数32個とマイナス符号のため６ビットとなり、
メモリ10のアドレス巾は第３図の場合と同様に10ビット
である。即ち、このテーブルの巾は16ビットで深さは10
23なので全体の容量は16×1023ビットとなる。これらの
テーブルで第２図のラベル設定を表わすには、第４図の
テーブルでラベル「TEST」をリファレンス「１」とし、
第５図のテーブルでアドレス「0000」のリファレンスを
「１」とし、他のアドレスのリファレンスは「−１」と
する。

第４図及び第５図のテーブルの総合容量は37×32＋16×
1024（＝17568）ビットとなり、第３図のテーブルの容
量42×1024（＝43008）ビットよりも小さくなり、RAM30
の負担は減る。更に、メモリ10の各アドレスのラベルの
状態を確認するのに、第５図のテーブルのリファレンス
を確認すればよく、このリファレンスの巾は６ビットな
ので、８ビットCPU26は１回の読出しで済む。

しかし、RAM30に余裕のない場合、第４図及び第５図の
２つのテーブルを記憶できない。即ち、これらテーブル
を記憶してしまうと、ロジック・アナライザ38等の他の
機能をCPU26が制御できなくなる。上述は飛び先アドレ
スに関するラベルについてのみ説明したが、特定の実行
制御命令、又はデジタル・パターンについてメモリ10の
各アドレス毎にフラグをたてる場合も同様である。

［発明の目的］従って本発明の目的は、CPU等の処理装置用の一時記憶
用メモリとして使用するRAMに負担をかけることなく、
デジタル・パターン発生用メモリの実行制御命令領域、
飛び先アドレス領域又はパターン領域の記憶内容を敏速
に確認できるデジタル・パターン発生器を提供すること
にある。

［発明の概要］本発明のデジタル・パターン発生器は、実行制御命令領
域12、飛び先アドレス領域14、パターン領域16及び補助
情報領域40を並列に有する第１メモリ10と、実行制御命
令領域12及び飛び先アドレス領域14からの出力信号を受
けるデコーダ18と、補助情報領域40からの出力信号を受
けるトライステート・バッファ42と、クロック信号及び
デコーダ18からの出力信号を受け、第１メモリ10用アド
レス信号を発生するプログラム・カウンタ20とを具えて
いる。よって、マイクロプログラム方式によりアドレス
指定が行われ、パターン領域16からデジタル・パターン
信号が発生する。また、マイクロプロセッサ等の処理装
置26、この処理装置26用のプログラムを記憶した第２メ
モリ28、処理装置26の一時記憶用第３メモリ（RAM）30
及び入力装置32で構成される処理手段を具えており、こ
の処理手段は、実行制御命令領域12、飛び先アドレス領
域14及びパターン領域16にデジタル・パターン発生に関
する情報を記憶させる。

更に処理手段は、実行制御命令領域12、飛び先アドレス
領域14又はパターン領域16の記憶内容に関するオリジナ
ル情報及びオリジナル情報に対応し、オリジナル情報よ
りビット数の少ないリファレンス情報を第３メモリ30に
記憶させると共にリファレンス情報を補助情報領域40に
記憶させる。そして、トライステート・バッファ42を通
常モードに制御してリファレンス情報を読出すことによ
りリファレンス情報に対応する実行制御命令領域12、飛
び先アドレス領域14又はパターン領域16の記憶内容を確
認する。また、トライステート・バッファ42をトライス
テート・モードに制御してトライステート・バッファ42
と処理手段とを切離してパターン領域16からデジタル・
パターン信号を発生させる。

〔発明の実施例〕

次に本発明の好適な実施例を説明する。第１図に示す如
く本発明では、メモリ10の領域12〜16と並列にこれらの
領域と同じ深さの補助情報領域40を設ける。即ち、領域
40の各アドレスは領域12〜16の各アドレスに対応する。
この補助情報領域40は独立のメモリ素子でもよいが、プ
ログラム・カウンタ20によりアドレス指定される。領域
40はバス34からのデータを記憶し、読出し出力信号をト
ライステート・バッファ42に供給する。このバッファ42
はバス34からの制御信号により通常モードであると低出
力インピーダンスとなり、その入力信号をバス34に転送
する。また、トライステート・モードになると、高出力
インピーダンスとなり、バス34に影響しない。

本発明の実施例では、処理手段の働きにより第４図のテ
ーブルのみがCPU用のRAM30に記憶され、第５図のテーブ
ルがメモリ10の補助情報領域40に記憶される。よって、
メモリ10の記憶内容は第６図に示すようになる。デジタ
ル・パターンの設定において、同じラベル（オリジナル
情報）が複数個用いられていないか、飛び先のラベルが
設定されているかを、ROM28のプログラムに応じてCPU26
が確認するには、トライステート・バッファ42を通常モ
ードにし、プログラム・カウンタ20を介して補助情報領
域40をアドレス指定して、その記憶内容を読出す。そし
て、CPU26は「−１」を除いて同じリファレンス（リフ
ァレンス情報）が複数個ないかを確認する。また、第４
図（RAM30）のテーブルから設定したラベルのリファレ
ンスを求め、このリファレンスが領域40からの読出し信
号にあるかを確認する。更に、CPU26は第４図のテーブ
ルと、第６図に示すメモリ10の記憶内容を参照して、第
２図の表示を表示器36に再現できる。よって、第４図及
び第５図のテーブルを共にRAM30に記憶している場合よ
りも、RAM30のメモリ容量を節約できる。また、CPU26に
よる確認も高速に行なえる。

CPU26による確認動作が終了すると、トライステート・
バッファ42はトライステート・モードになり、補助情報
領域40とバス34とを切離す。よって、デジタル・パター
ン信号の発生が開始し、マイクロプログラムに従ってア
ドレスが指定され、補助情報領域40からリファレンス、
即ちリファレンス情報がCPU26の動作と無関係に読出さ
れても問題はない。また、高速パターンを発生するた
め、一般にメモリ10の領域12〜16には高速メモリ素子が
用いられるが、パターン発生時に領域40の記憶内容（リ
ファレンス情報）は利用しないので、領域40に安価な低
速メモリ素子が利用できる。なお、補助情報領域40は、
飛び先アドレスに関するラベルのリファレンス情報以外
に、特定の実行制御命令又は特定のデジタル・パターン
に関するリファレンス情報にも利用できる。即ち、補助
情報領域の記憶内容により、実行制御命令領域、飛び先
アドレス領域又はパターン領域の記憶内容を確認でき
る。

［発明の効果］本発明のデジタル・パターン発生器によれば、CPU等の
処理装置用の一時記憶用メモリとして使用する第３メモ
リ（RAM）にはオリジナル情報と対応するリファレンス
情報のみを記憶すればよいので、RAMの容量を節約する
ことができると同時に、実行制御命令領域、飛び先アド
レス領域又はパターン領域の記憶内容の確認には、ビッ
ト数の少ないリファレンス情報を用いるので確認動作も
敏速に行える。

【図面の簡単な説明】

第１図は本発明の好適な一実施例のブロック図、第２図
は第１図の動作を説明するための表示器の表示を示す
図、第３図、第４図及び第５図は本発明のテーブルを示
すための図、第６図は本発明を説明するために第１メモ
リの記憶内容を示す図である。図において、10は第１メモリ、18はデコーダ、20はプロ
グラム・カウンタ、26は処理装置、28は第２メモリ、30
は第３メモリ、32は入力装置、42はトライステート・バ
ッファである。

Claims

【特許請求の範囲】

【請求項１】実行制御命令領域、飛び先アドレス領域、
パターン領域及び補助情報領域を並列に有する第１メモ
リと、上記実行制御命令領域及び上記飛び先アドレス領域から
の出力信号を受けるデコーダと、上記補助情報領域からの出力信号を受けるトライステー
ト・バッファと、クロック信号及び上記デコーダからの出力信号を受け、
上記第１メモリ用アドレス信号を発生するプログラム・
カウンタと、処理装置、該処理装置用のプログラムを記憶した第２メ
モリ、上記処理装置の一時記憶用第３メモリ及び入力装
置を有し、上記実行制御命令領域、上記飛び先アドレス
領域及び上記パターン領域にデジタル・パターン発生に
関する情報を記憶させる処理手段とを具え、該処理手段は、上記実行制御命令領域、上記飛び先アド
レス領域又は上記パターン領域の記憶内容に関するオリ
ジナル情報及び該オリジナル情報に対応し、該オリジナ
ル情報よりビット数の少ないリファレンス情報を上記第
３メモリに記憶させると共に上記リファレンス情報を上
記補助情報領域に記憶させる一方で、上記トライステー
ト・バッファを通常モードに制御して上記リファレンス
情報を読出すことにより該リファレンス情報に対応する
上記実行制御命令領域、上記飛び先アドレス領域又は上
記パターン領域の記憶内容を確認し、上記トライステー
ト・バッファをトライステート・モードに制御して上記
トライステート・バッファと上記処理手段とを切離して
上記パターン領域からデジタル・パターン信号を発生さ
せることを特徴とするデジタル・パターン発生器。