JPH0766131B2 - アクテイブマトリツクス液晶パネルの製造方法 - Google Patents
アクテイブマトリツクス液晶パネルの製造方法Info
- Publication number
- JPH0766131B2 JPH0766131B2 JP62142267A JP14226787A JPH0766131B2 JP H0766131 B2 JPH0766131 B2 JP H0766131B2 JP 62142267 A JP62142267 A JP 62142267A JP 14226787 A JP14226787 A JP 14226787A JP H0766131 B2 JPH0766131 B2 JP H0766131B2
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- Japan
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- connection terminal
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明はアクテイブマトリツクス液晶パネルの製造方
法に係り、特に下基板上の薄膜トランジスタアレイの製
造方法に関するものである。
法に係り、特に下基板上の薄膜トランジスタアレイの製
造方法に関するものである。
（従来の技術） 非晶質Si（ａ−Si）を用いた薄膜トランジスタ（ａ−Si
TFT）アレイを内蔵した従来のアクテイブマトリツクス
液晶パネルの製造方法を第３図および第４図を用いて説
明する。
TFT）アレイを内蔵した従来のアクテイブマトリツクス
液晶パネルの製造方法を第３図および第４図を用いて説
明する。
第３図に示すように、まずガラス基板１上にITO（In2O3
＋SnO2）よりなる透明電極２（セル用電極）をスパツタ
と加工により所定の形状に形成する。次に、ニクロム
（NiCr），タングステン（ｗ）などよりなる第１の金属
層を基板１上に200〜1000Å程度被着し、これを所定の
形状に形成することによりａ−Si TFTアレイのゲート電
極３を形成する。この時、ゲート電極３としては、電極
部3a、配線部3bおよび外部接続端子部3cを形成する。次
いで、NH3とSiH4を主成分ガスとして用いたグロー放電
法により、シリコン窒化膜（SiNx）を0.2〜0.4μｍ程度
の膜厚として基板１全面に堆積させる。さらに、その上
にSiH4ガスを用いたグロー放電法によりａ−Si膜を0.02
〜0.2μｍ程度堆積させる。そして、それらの所定部分
以外、詳しくはａ−Si TFTの素子部４と、ドレイン電極
配線部下領域部分５、さらにはドレイン電極外部接続端
子部下領域部分６以外をホトリソとドライエツチング
（CF4＋O2ガスを用いたプラズマエツチング）で除去す
ることにより、ａ−Si TFTアレイの活性層（ａ−Si膜）
およびゲート絶縁膜（SiNx）を選択的に形成する。次
に、アルミニウム（Al）からなる第２の金属層を真空蒸
着法により0.5〜1.0μｍ程度被着し、これを所定の形状
に加工することでａ−Si TFTアレイのドレイン電極７お
よびソース電極８を各々形成する。この時、ドレイン電
極７としては、電極部7a,配線部7bおよび外部接続端子
部7cを形成する。最後に、グロー放電法により、シリコ
ン窒化膜（SiNx）またはシリコン酸化膜（SiOx）を所定
の領域に堆積させることで表面保護膜（図示せず）を形
成する。以上のプロセスによりセル用電極（透明電極
２）とａ−Si TFTアレイが完成する。
＋SnO2）よりなる透明電極２（セル用電極）をスパツタ
と加工により所定の形状に形成する。次に、ニクロム
（NiCr），タングステン（ｗ）などよりなる第１の金属
層を基板１上に200〜1000Å程度被着し、これを所定の
形状に形成することによりａ−Si TFTアレイのゲート電
極３を形成する。この時、ゲート電極３としては、電極
部3a、配線部3bおよび外部接続端子部3cを形成する。次
いで、NH3とSiH4を主成分ガスとして用いたグロー放電
法により、シリコン窒化膜（SiNx）を0.2〜0.4μｍ程度
の膜厚として基板１全面に堆積させる。さらに、その上
にSiH4ガスを用いたグロー放電法によりａ−Si膜を0.02
〜0.2μｍ程度堆積させる。そして、それらの所定部分
以外、詳しくはａ−Si TFTの素子部４と、ドレイン電極
配線部下領域部分５、さらにはドレイン電極外部接続端
子部下領域部分６以外をホトリソとドライエツチング
（CF4＋O2ガスを用いたプラズマエツチング）で除去す
ることにより、ａ−Si TFTアレイの活性層（ａ−Si膜）
およびゲート絶縁膜（SiNx）を選択的に形成する。次
に、アルミニウム（Al）からなる第２の金属層を真空蒸
着法により0.5〜1.0μｍ程度被着し、これを所定の形状
に加工することでａ−Si TFTアレイのドレイン電極７お
よびソース電極８を各々形成する。この時、ドレイン電
極７としては、電極部7a,配線部7bおよび外部接続端子
部7cを形成する。最後に、グロー放電法により、シリコ
ン窒化膜（SiNx）またはシリコン酸化膜（SiOx）を所定
の領域に堆積させることで表面保護膜（図示せず）を形
成する。以上のプロセスによりセル用電極（透明電極
２）とａ−Si TFTアレイが完成する。
このａ−Si TFTアレイと透明電極２上にポリイミドより
なる有機膜を形成し、ラビング処理することで図示しな
い配向処理膜を形成する。その後、前記ゲート電極３と
ドレイン電極７の外部接続端子部3c,7c上に配置されて
ａ−Si TFTアレイと透明電極２を囲むようにシール剤９
を厚膜のスクリーン印刷法により形成し、最後にセル間
隔を均一に保持するための図示しないスペーサ（球状の
プラスチツク）を配向処理膜上に散布することで下基板
が完成する。
なる有機膜を形成し、ラビング処理することで図示しな
い配向処理膜を形成する。その後、前記ゲート電極３と
ドレイン電極７の外部接続端子部3c,7c上に配置されて
ａ−Si TFTアレイと透明電極２を囲むようにシール剤９
を厚膜のスクリーン印刷法により形成し、最後にセル間
隔を均一に保持するための図示しないスペーサ（球状の
プラスチツク）を配向処理膜上に散布することで下基板
が完成する。
一方、上基板（対向電極側）は以下に示す如く形成され
る。すなわち、ガラス基板上に、ITOよりなる透明電極
をスパツタと加工により所定の形状に形成する。そし
て、透明電極上に、ポリイミドよりなる有機膜を形成
し、ラビング処理し、配向処理膜を形成することで上基
板が完成する。
る。すなわち、ガラス基板上に、ITOよりなる透明電極
をスパツタと加工により所定の形状に形成する。そし
て、透明電極上に、ポリイミドよりなる有機膜を形成
し、ラビング処理し、配向処理膜を形成することで上基
板が完成する。
そして、このようにして上基板と下基板が完成したら、
第４図に示すようにシール剤９を挾んで該シール剤９に
より上基板10と下基板11を貼り合せ、シール剤９を加熱
硬化させ、さらにシール剤９の内側を真空脱気した後、
該部分に液晶を注入し、注入口を封止することでａ−Si
TFTアレイを用いた液晶パネルが完成する。なお、第４
図は、第３図のＡ−Ａ線断面図である。
第４図に示すようにシール剤９を挾んで該シール剤９に
より上基板10と下基板11を貼り合せ、シール剤９を加熱
硬化させ、さらにシール剤９の内側を真空脱気した後、
該部分に液晶を注入し、注入口を封止することでａ−Si
TFTアレイを用いた液晶パネルが完成する。なお、第４
図は、第３図のＡ−Ａ線断面図である。
（発明が解決しようとする問題点） しかしながら、上記のような従来の製造方法では、下基
板11において、ゲート電極の外部接続端子部3c部分の膜
厚と、ドレイン電極の外部接続端子部7c部分の膜厚が、
単層のみと３層の積層構造の違いにより異なるため、シ
ール剤９形成後の厚みが第４図にB1,B2に示すように異
なり、このため、ゲート電極の外部接続端子部3c付近と
ドレイン電極の外部接続端子部7c付近でセル間隔（透明
電極２と対向電極間隔）が異なり均一なセルギヤツプを
得にくいため、パネル駆動時色ムラが発生するという問
題点があつた。
板11において、ゲート電極の外部接続端子部3c部分の膜
厚と、ドレイン電極の外部接続端子部7c部分の膜厚が、
単層のみと３層の積層構造の違いにより異なるため、シ
ール剤９形成後の厚みが第４図にB1,B2に示すように異
なり、このため、ゲート電極の外部接続端子部3c付近と
ドレイン電極の外部接続端子部7c付近でセル間隔（透明
電極２と対向電極間隔）が異なり均一なセルギヤツプを
得にくいため、パネル駆動時色ムラが発生するという問
題点があつた。
この発明は、以上述べた下基板のゲート電磁外部接続端
子部部分とドレイン電極の外部接続端子部部分とで膜厚
が異なることでセル間隔が不均一になり、色ムラが発生
するという問題点を解決し、表示品質の優れた液晶パネ
ルを得ることができるアクテイブマトリツクス液晶パネ
ルの製造方法を提供することを目的とする。
子部部分とドレイン電極の外部接続端子部部分とで膜厚
が異なることでセル間隔が不均一になり、色ムラが発生
するという問題点を解決し、表示品質の優れた液晶パネ
ルを得ることができるアクテイブマトリツクス液晶パネ
ルの製造方法を提供することを目的とする。
（問題点を解決するための手段） この発明は、アクテイブマトリツクス液晶パネルの製造
方法において、シール剤が配置されるゲート電極外部接
続端子部部分およびドレイン電極外部接続端子部部分を
同一膜構成で形成するようにしたものである。
方法において、シール剤が配置されるゲート電極外部接
続端子部部分およびドレイン電極外部接続端子部部分を
同一膜構成で形成するようにしたものである。
（作 用） 上記のような方法によれば、ゲート電極外部接続端子部
部分およびドレイン電極外部接続端子部部分の膜厚が等
しくなり、シール剤形成後の厚みも等しくなり、セル間
隔が全体で均一になる。
部分およびドレイン電極外部接続端子部部分の膜厚が等
しくなり、シール剤形成後の厚みも等しくなり、セル間
隔が全体で均一になる。
（実施例） 以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例により製造された液晶パネル
の断面図、第２図はその液晶パネルのうち下基板を取出
して示す平面図である。
１図はこの発明の一実施例により製造された液晶パネル
の断面図、第２図はその液晶パネルのうち下基板を取出
して示す平面図である。
その第２図に示すように、まずガラス基板21上にITO（I
n2O3＋SnO2）よりなる透明電極22（セル用電極）をスパ
ツタと加工により所定の形状に形成する。次に、ニクロ
ム（NiCr），タングステン（ｗ）などよりなる第１の金
属層を基板21上に200〜1000Å程度被着し、これを所定
の形状に形成することによりａ−Si TFTアレイのゲート
電極23を形成する。この時、ゲート電極23としては、電
極部23a、配線部23bおよび外部接続端子部23cを形成す
る。また、この時、第１の金属層は、ゲート電極領域以
外の、ドレイン電極外部接続端子部形成領域にも下地層
24として残すようにする。次いで、NH3とSiH4を主成分
ガスして用いたグロー放電法により、シリコン窒化膜
（SiNx）を0.2〜0.4μｍ程度の膜厚として基板21全面に
堆積させる。さらに、その上にSiH4ガスを用いたグロー
放電法によりａ−Si膜を0.02〜0.2μｍ程度堆積させ
る。そして、それらの所定部分以外、詳しくはａ−Si T
FTの素子部25と、ドレイン電極配線部下領域部分26、さ
らにはドレイン電極外部接続端子部下領域部分27以外を
ホトリソとドライエツチング（CF4＋O2ガスを用いたプ
ラズマエツチング）で除去することにより、ａ−Si TFT
アレイの活性層（ａ−Si膜）およびゲート絶縁膜（SiN
x）を選択的に形成するが、この時、この一実施例で
は、シリコン窒化膜とａ−Si膜を前記ゲート電極23の外
部接続端子部23c上にも２層膜28として残すようにす
る。次に、アルミニウム（Al）からなる第２の金属層を
真空蒸着法により0.5〜1.0μｍ程度蒸着し、これを所定
の形成に加工することでａ−Si TFTアレイのドレイン電
極29およびソース電極30を各々形成する。この時、ドレ
イン電極29としては、電極部29a,配線部29bおよび外部
接続端子部29cを形成する。また、この時、第２の金属
層を利用して、ゲート電極23の外部接続端子部23c上に
は上層金属層31を形成する。この上層金属層31は、ゲー
ト電極23の外部接続端子部23c上や配線部23c上で該ゲー
ト電極23に電気的に接続されるようにする。最後に、グ
ロー放電法により、シリコン窒化膜（SiNx）またはシリ
コン酸化膜（SiOx）を所定の領域に堆積させることで表
面保護膜（図示せず）を形成する。以上のプロセスによ
りセル用電極（透明電極22）とａ−Si TFTアレイが完成
する。
n2O3＋SnO2）よりなる透明電極22（セル用電極）をスパ
ツタと加工により所定の形状に形成する。次に、ニクロ
ム（NiCr），タングステン（ｗ）などよりなる第１の金
属層を基板21上に200〜1000Å程度被着し、これを所定
の形状に形成することによりａ−Si TFTアレイのゲート
電極23を形成する。この時、ゲート電極23としては、電
極部23a、配線部23bおよび外部接続端子部23cを形成す
る。また、この時、第１の金属層は、ゲート電極領域以
外の、ドレイン電極外部接続端子部形成領域にも下地層
24として残すようにする。次いで、NH3とSiH4を主成分
ガスして用いたグロー放電法により、シリコン窒化膜
（SiNx）を0.2〜0.4μｍ程度の膜厚として基板21全面に
堆積させる。さらに、その上にSiH4ガスを用いたグロー
放電法によりａ−Si膜を0.02〜0.2μｍ程度堆積させ
る。そして、それらの所定部分以外、詳しくはａ−Si T
FTの素子部25と、ドレイン電極配線部下領域部分26、さ
らにはドレイン電極外部接続端子部下領域部分27以外を
ホトリソとドライエツチング（CF4＋O2ガスを用いたプ
ラズマエツチング）で除去することにより、ａ−Si TFT
アレイの活性層（ａ−Si膜）およびゲート絶縁膜（SiN
x）を選択的に形成するが、この時、この一実施例で
は、シリコン窒化膜とａ−Si膜を前記ゲート電極23の外
部接続端子部23c上にも２層膜28として残すようにす
る。次に、アルミニウム（Al）からなる第２の金属層を
真空蒸着法により0.5〜1.0μｍ程度蒸着し、これを所定
の形成に加工することでａ−Si TFTアレイのドレイン電
極29およびソース電極30を各々形成する。この時、ドレ
イン電極29としては、電極部29a,配線部29bおよび外部
接続端子部29cを形成する。また、この時、第２の金属
層を利用して、ゲート電極23の外部接続端子部23c上に
は上層金属層31を形成する。この上層金属層31は、ゲー
ト電極23の外部接続端子部23c上や配線部23c上で該ゲー
ト電極23に電気的に接続されるようにする。最後に、グ
ロー放電法により、シリコン窒化膜（SiNx）またはシリ
コン酸化膜（SiOx）を所定の領域に堆積させることで表
面保護膜（図示せず）を形成する。以上のプロセスによ
りセル用電極（透明電極22）とａ−Si TFTアレイが完成
する。
このａ−Si TFTアレイと透明電極22上にポリイミドより
なる有機膜を形成し、ラビング処理することで図示しな
い配向処理膜を形成する。その後、前記ゲート電極23と
ドレイン電極29の外部接続端子部23c,29c上に配置され
てａ−Si TFTアレイと透明電極22を囲むようにシール剤
32を厚膜のスクリーン印刷法により形成し、最後にセル
間隔を均一に保持するための図示しないスペーサを配向
処理膜上に散布することで下基板が完成する。
なる有機膜を形成し、ラビング処理することで図示しな
い配向処理膜を形成する。その後、前記ゲート電極23と
ドレイン電極29の外部接続端子部23c,29c上に配置され
てａ−Si TFTアレイと透明電極22を囲むようにシール剤
32を厚膜のスクリーン印刷法により形成し、最後にセル
間隔を均一に保持するための図示しないスペーサを配向
処理膜上に散布することで下基板が完成する。
一方、上基板（対向電極側）は、ガラス基板上に透明電
極を所定の形状に形成した後、その透明電極上にポリイ
ミドよりなる有機膜を形成し、ラビング処理し、配向処
理膜を形成することで完成する。
極を所定の形状に形成した後、その透明電極上にポリイ
ミドよりなる有機膜を形成し、ラビング処理し、配向処
理膜を形成することで完成する。
そして、このようにして得られた上基板33と前記下基板
34を第１図に示すようにシール剤32を挾んで該シール剤
32で貼り合せ、シール剤32加熱硬化させ、さらにシール
剤32の内側を真空脱気した後、該部分に液晶を注入し、
注入口を封止することでこの発明の一実施例のａ−Si T
FTアレイを用いた液晶パネルが完成する。なお、第１図
は第２図のＣ−Ｃ線断面図である。
34を第１図に示すようにシール剤32を挾んで該シール剤
32で貼り合せ、シール剤32加熱硬化させ、さらにシール
剤32の内側を真空脱気した後、該部分に液晶を注入し、
注入口を封止することでこの発明の一実施例のａ−Si T
FTアレイを用いた液晶パネルが完成する。なお、第１図
は第２図のＣ−Ｃ線断面図である。
（発明の効果） 以上詳細に説明したように、この発明の製造方法によれ
ば、シール剤が配置されるゲート電極外部接続端子部部
分およびドレイン電極外部接続端子部部分の膜構成を、
ゲート電極材料，ゲート絶縁膜,a−Si半導体層およびソ
ース・ドレイン電極材料により同一膜構成としたから、
両電極の外部接続端子部部分の膜厚が等しくなり、シー
ル剤形成後の厚みも例えば第１図にD1,D2で示すように
等しくなる。したがつて、完成した液晶パネルにおいて
セル間隔が全体で均一となり、駆動時の色ムラが低減さ
せ、表示品質の向上を図ることができる。
ば、シール剤が配置されるゲート電極外部接続端子部部
分およびドレイン電極外部接続端子部部分の膜構成を、
ゲート電極材料，ゲート絶縁膜,a−Si半導体層およびソ
ース・ドレイン電極材料により同一膜構成としたから、
両電極の外部接続端子部部分の膜厚が等しくなり、シー
ル剤形成後の厚みも例えば第１図にD1,D2で示すように
等しくなる。したがつて、完成した液晶パネルにおいて
セル間隔が全体で均一となり、駆動時の色ムラが低減さ
せ、表示品質の向上を図ることができる。
第１図および第２図はこの発明のアクテイブマトリツク
ス液晶パネルの製造方法の一実施例を説明するための図
で、第１図は完成した液晶パネルの断面図、第２図は下
基板を取り出して示す平面図、第３図および第４図は従
来の製造方法を説明するための図で、第３図は下基板の
平面図、第４図は液晶パネルの断面図である。 21……ガラス基板、23……ゲート電極、23a……電極
部、23b……配線部、23c……外部接続端子部、24……下
地層、25……素子部、26……ドレイン電極配線部下領域
部分、27……ドレイン電極外部接続端子部下領域部分、
28……２層膜、29……ドレイン電極、29a……電極部、2
9b……配線部、29c……外部接続端子部、30……ソース
電極、31……上層金属層、32……シール剤、34……下基
板。
ス液晶パネルの製造方法の一実施例を説明するための図
で、第１図は完成した液晶パネルの断面図、第２図は下
基板を取り出して示す平面図、第３図および第４図は従
来の製造方法を説明するための図で、第３図は下基板の
平面図、第４図は液晶パネルの断面図である。 21……ガラス基板、23……ゲート電極、23a……電極
部、23b……配線部、23c……外部接続端子部、24……下
地層、25……素子部、26……ドレイン電極配線部下領域
部分、27……ドレイン電極外部接続端子部下領域部分、
28……２層膜、29……ドレイン電極、29a……電極部、2
9b……配線部、29c……外部接続端子部、30……ソース
電極、31……上層金属層、32……シール剤、34……下基
板。
Claims (1)
- 【請求項１】基板上にセル用電極と薄膜トランジスタア
レイを形成した後、該トランジスタアレイとセル用電極
を囲むシール剤を前記トランジスタのドレイン電極およ
びゲート電極の外部接続端子部上に配置して設けた下基
板を有するアクテイブマトリツクス液晶パネルの製造方
法において、前記薄膜トランジスタアレイの製造方法と
して、 （ａ） 前記基板上に電極部，配線部および外部接続端
子部からなるゲート電極を形成し、同時に該ゲート電極
材料からなる下地層をドレイン電極の外部接続端子部形
成領域に形成する工程と、 （ｂ） その後、ゲート絶縁膜とａ−Si半導体層を薄膜
トランジスタの素子部，ドレイン電極の配線部形成領域
および同電極の外部接続端子部形成領域に形成し、同時
に上記絶縁膜と半導体層からなる２層膜を前記ゲート電
極の外部接続端子部上に形成する工程と、 （ｃ） その後、電極部と配線部ならびに外部接続端子
部からなるドレイン電極と、ソース電極とを形成し、同
時にこれら電極材料からなる上層金属層を電気的に接続
して前記ゲート電極の外部接続端子部上に形成する工程
とを有することを特徴とするアクテイブマトリツクス液
晶パネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142267A JPH0766131B2 (ja) | 1987-06-09 | 1987-06-09 | アクテイブマトリツクス液晶パネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142267A JPH0766131B2 (ja) | 1987-06-09 | 1987-06-09 | アクテイブマトリツクス液晶パネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63306422A JPS63306422A (ja) | 1988-12-14 |
| JPH0766131B2 true JPH0766131B2 (ja) | 1995-07-19 |
Family
ID=15311374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62142267A Expired - Lifetime JPH0766131B2 (ja) | 1987-06-09 | 1987-06-09 | アクテイブマトリツクス液晶パネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766131B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160118623A1 (en) * | 2012-08-20 | 2016-04-28 | Universal Display Corporation | Thin film deposition |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618920A (ja) * | 1991-11-19 | 1994-01-28 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
-
1987
- 1987-06-09 JP JP62142267A patent/JPH0766131B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160118623A1 (en) * | 2012-08-20 | 2016-04-28 | Universal Display Corporation | Thin film deposition |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63306422A (ja) | 1988-12-14 |
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