JPH0766261B2 - 対称型デコーダ - Google Patents
対称型デコーダInfo
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- JPH0766261B2 JPH0766261B2 JP3143186A JP14318691A JPH0766261B2 JP H0766261 B2 JPH0766261 B2 JP H0766261B2 JP 3143186 A JP3143186 A JP 3143186A JP 14318691 A JP14318691 A JP 14318691A JP H0766261 B2 JPH0766261 B2 JP H0766261B2
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- signal
- circuit
- input
- points
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—Two-dimensional [2D] image generation
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
Description
【０００１】
【産業上の利用分野】本発明はグラフィック処理等にお
いて用いられるデコーダに関するものである。
いて用いられるデコーダに関するものである。
【０００２】
【従来の技術】グラフィック処理等を行なうディジタル
回路において、２点の座標を入力し２点間の関係を表す
出力信号をデコードするデコーダが必要な場合がある。
一例を図２を用いて説明する。図２において、２０はＸ
Ｙ座標軸における１ドットのウインドウである。実線は
１ドット単位の境界を表しており、破線は0.５ドット単
位の境界を表している。ウインドウ２０は0.５ドット単
位の境界で分けられる４つの領域Ａ，Ｂ，Ｃ，Ｄからな
っており、それぞれの領域は点｛ Pa (xa, ya ) ｜0.5
≦xa ＜ 1.0,0 ＜ ya ＜ 0.5｝、｛ Pb (xb, yb ) ｜0.
5 ≦ xb ＜ 1.0, 0.5 ≦ yb ＜ 1.0｝、｛ Pc (xc,
yc ) ｜0 ≦ xc ＜ 0.5, 0 ≦ yc ＜ 0.5｝、及び｛ P
d (xd, yd ) ｜0.5 ≦ xd ＜ 1.0, 0.5 ≦ yd ＜ 1.0｝
を満たす点の集合である。
回路において、２点の座標を入力し２点間の関係を表す
出力信号をデコードするデコーダが必要な場合がある。
一例を図２を用いて説明する。図２において、２０はＸ
Ｙ座標軸における１ドットのウインドウである。実線は
１ドット単位の境界を表しており、破線は0.５ドット単
位の境界を表している。ウインドウ２０は0.５ドット単
位の境界で分けられる４つの領域Ａ，Ｂ，Ｃ，Ｄからな
っており、それぞれの領域は点｛ Pa (xa, ya ) ｜0.5
≦xa ＜ 1.0,0 ＜ ya ＜ 0.5｝、｛ Pb (xb, yb ) ｜0.
5 ≦ xb ＜ 1.0, 0.5 ≦ yb ＜ 1.0｝、｛ Pc (xc,
yc ) ｜0 ≦ xc ＜ 0.5, 0 ≦ yc ＜ 0.5｝、及び｛ P
d (xd, yd ) ｜0.5 ≦ xd ＜ 1.0, 0.5 ≦ yd ＜ 1.0｝
を満たす点の集合である。
【０００３】デコーダに入力される２点 Pi 及び Pj は
共にウインドウ２０の内部｛(x,y)｜0 ≦ x＜ 1.0, 0
≦ y＜ 1.0｝にあるとし、また２点が領域Ａ，Ｂ，Ｃ，
Ｄのうち互いに対角となる領域の内部にあるとする。す
なわち、（ Pi , Pj ) →｛（Ａ，Ｄ），（Ｄ，Ａ），
（Ｂ，Ｃ），（Ｃ，Ｂ）｝である（ただし、（ Pi ,
Pj ) →（Ａ，Ｄ）は点 Pi が領域Ａに属し、点 Pj が
領域Ｄに属することを表す）。このとき、点 Pi と点 P
j を結ぶ直線がウインドウ２０の中央の点の上側にある
（直線が中央の点上を通る場合を含む）か又は下側にあ
るかを表す信号uplow をデコーダは出力する。従来、こ
のデコーダは入力された２点の座標の組み合わせをその
まますべてデコードする方法により構成されていた。こ
の方法を用いた回路構成についてより詳しく説明する。
共にウインドウ２０の内部｛(x,y)｜0 ≦ x＜ 1.0, 0
≦ y＜ 1.0｝にあるとし、また２点が領域Ａ，Ｂ，Ｃ，
Ｄのうち互いに対角となる領域の内部にあるとする。す
なわち、（ Pi , Pj ) →｛（Ａ，Ｄ），（Ｄ，Ａ），
（Ｂ，Ｃ），（Ｃ，Ｂ）｝である（ただし、（ Pi ,
Pj ) →（Ａ，Ｄ）は点 Pi が領域Ａに属し、点 Pj が
領域Ｄに属することを表す）。このとき、点 Pi と点 P
j を結ぶ直線がウインドウ２０の中央の点の上側にある
（直線が中央の点上を通る場合を含む）か又は下側にあ
るかを表す信号uplow をデコーダは出力する。従来、こ
のデコーダは入力された２点の座標の組み合わせをその
まますべてデコードする方法により構成されていた。こ
の方法を用いた回路構成についてより詳しく説明する。
【０００４】入力される２点 Pi ， Pj の座標が小数点
以下３ビットの精度で表されるとする。図２において４
つの領域に分割されるウインドウ２０は、小数点以下３
ビットの値を持つ座標により６４個の格子に分割され
る。Ａ，Ｂ，Ｃ，Ｄの各領域に含まれる１６個の格子は
それぞれ第３に示すようにＡ０〜Ａ１５，Ｂ０〜Ｂ１
５，Ｃ０〜Ｃ１５，Ｄ０〜Ｄ１５の名前が付けられてい
る。
以下３ビットの精度で表されるとする。図２において４
つの領域に分割されるウインドウ２０は、小数点以下３
ビットの値を持つ座標により６４個の格子に分割され
る。Ａ，Ｂ，Ｃ，Ｄの各領域に含まれる１６個の格子は
それぞれ第３に示すようにＡ０〜Ａ１５，Ｂ０〜Ｂ１
５，Ｃ０〜Ｃ１５，Ｄ０〜Ｄ１５の名前が付けられてい
る。
【０００５】信号uplow を得るためには、（ Pi ,
Pj ) →｛（Ｃ，Ｂ），（Ｂ，Ｃ），（Ａ，Ｄ），
（Ｃ，Ａ）｝のそれぞれの場合について直線 Pi Pj が
格子点Ｂ０の上側を通る組み合わせをすべてデコードす
る必要がある。例えば（ Pi , Pj )→（Ｃ，Ｂ）の場
合、信号uplow がアクティブになる組み合わせは表１の
ようになる。
Pj ) →｛（Ｃ，Ｂ），（Ｂ，Ｃ），（Ａ，Ｄ），
（Ｃ，Ａ）｝のそれぞれの場合について直線 Pi Pj が
格子点Ｂ０の上側を通る組み合わせをすべてデコードす
る必要がある。例えば（ Pi , Pj )→（Ｃ，Ｂ）の場
合、信号uplow がアクティブになる組み合わせは表１の
ようになる。
【０００６】 表 １ ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ Pi Pj ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ C0 B0, B4, B5, B8, B9, B10, B12, B13, B14, B15 ─────────────────────────────────── C1 B0, B4, B8, B9, B12, B13, B11 ─────────────────────────────────── C2 B0, B4, B8, B9, B12, B13 ─────────────────────────────────── C3 B0, B4, B8, B12 ─────────────────────────────────── C4 B0, B4, B5, B8, B9, B10, B12, B13, B14, B15 ─────────────────────────────────── C5 B0, B4, B5, B8, B9, B10, B12, B13, B14, B15 ─────────────────────────────────── C6 B0, B4, B8, B9, B12, B13, B14 ─────────────────────────────────── C7 B0, B4, B8, B12, B13 ─────────────────────────────────── C8 B0, B4, B5, B6, B8, B9, B10, B11, B12, B13, B14, B15 ─────────────────────────────────── C9 B0, B4, B5, B8, B9, B10, B11, B12, B13, B14, B15 ─────────────────────────────────── C10 B0, B4, B5, B8, B9, B10, B12, B13, B14, B15 ─────────────────────────────────── C11 B0, B4, B8, B9, B12, B13 ─────────────────────────────────── C12 B0, B4, B5, B6, B7, B8, B9, B10, B11, B12, B13, B14, B15 ─────────────────────────────────── C13 B0, B4, B5, B6, B7, B8, B9, B10, B11, B12, B13, B14, B15 ─────────────────────────────────── C14 B0, B4, B5, B6, B8, B9, B10, B11, B12, B13, B14, B15 ─────────────────────────────────── C15 B0, B4, B5, B8, B9, B10, B12, B13, B14, B15 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 信号uplow は、入力される座標 Pi 及び Pj がこれら
の組み合わせのそれぞれに対応することを表す信号を出
力するデコード回路と論理ＯＲ回路により構成される。
従って、従来においては信号uplow のデコーダは図４に
示されるような回路構成をとっており、直線 Pi Pj が
格子点Ｂ０の上側を通る場合はuplow＝１、そしてその
下側を通る場合はuplow ＝０の出力レベルが論理ＯＲ２
５から出力されていた。
の組み合わせのそれぞれに対応することを表す信号を出
力するデコード回路と論理ＯＲ回路により構成される。
従って、従来においては信号uplow のデコーダは図４に
示されるような回路構成をとっており、直線 Pi Pj が
格子点Ｂ０の上側を通る場合はuplow＝１、そしてその
下側を通る場合はuplow ＝０の出力レベルが論理ＯＲ２
５から出力されていた。
【０００７】図４において、２１は第１のデコード回
路、２２は第２のデコード回路、２３は第３のデコード
回路、２４は第４のデコード回路、２５は論理ＯＲ回路
である。第１のデコード回路２１、第２のデコード回路
２２、第３のデコード回路２３、及び第４のデコード回
路２４は、それぞれ（ Pi ，Pj ）→｛（Ｃ，Ｂ），
（Ｂ，Ｃ），（Ａ，Ｄ），（Ｃ，Ａ）｝に対応する座標
の組み合わせをデコードするための回路であり、それぞ
れ点 Piの座標を表す３ビットの信号と点 Pj の座標を
表す３ビットの信号を入力する。各デコード回路は信
号、uplow がアクティブになる座標の組み合わせごとに
信号を出力する。論理ＯＲ回路２５は第１のデコード回
路２１、第２のデコード回路２２、第３のデコード回路
２３、及び第４のデコード回路２４の出力すべての論理
ＯＲをとり信号uplow を出力する。
路、２２は第２のデコード回路、２３は第３のデコード
回路、２４は第４のデコード回路、２５は論理ＯＲ回路
である。第１のデコード回路２１、第２のデコード回路
２２、第３のデコード回路２３、及び第４のデコード回
路２４は、それぞれ（ Pi ，Pj ）→｛（Ｃ，Ｂ），
（Ｂ，Ｃ），（Ａ，Ｄ），（Ｃ，Ａ）｝に対応する座標
の組み合わせをデコードするための回路であり、それぞ
れ点 Piの座標を表す３ビットの信号と点 Pj の座標を
表す３ビットの信号を入力する。各デコード回路は信
号、uplow がアクティブになる座標の組み合わせごとに
信号を出力する。論理ＯＲ回路２５は第１のデコード回
路２１、第２のデコード回路２２、第３のデコード回路
２３、及び第４のデコード回路２４の出力すべての論理
ＯＲをとり信号uplow を出力する。
【０００８】
【発明が解決しようとする課題】しかしながら、以上説
明したように入力された２点の座標の組み合わせをその
ままデコードする方法では、座標の組み合わせ数が多く
なり多数（この従来例では４つ）のデコード回路が必要
になるため、回路の規模が大きくなり、そしてそれに付
随して動作速度が遅くなり、またコストが高くなるとい
う問題があった。
明したように入力された２点の座標の組み合わせをその
ままデコードする方法では、座標の組み合わせ数が多く
なり多数（この従来例では４つ）のデコード回路が必要
になるため、回路の規模が大きくなり、そしてそれに付
随して動作速度が遅くなり、またコストが高くなるとい
う問題があった。
【０００９】従って、本発明の目的は、グラフィック処
理等において用いられるデコーダの小型化及び高速化を
達成することである。
理等において用いられるデコーダの小型化及び高速化を
達成することである。
【００１０】
【課題を解決するための手段】そこで、上記の目的を達
成するために、本発明のデコーダは、Ｘ軸方向における
向きを表わす信号とＹ軸方向における向きを表わす信号
とを入力する手段を、２点の座標を表わす信号を入力す
る手段とを備える。そして、その向きを表わす信号とそ
の座標点を表わす信号とから、座標の対称性を利用する
ことによって、２点間の関係を表わす出力信号をデコー
ドする。
成するために、本発明のデコーダは、Ｘ軸方向における
向きを表わす信号とＹ軸方向における向きを表わす信号
とを入力する手段を、２点の座標を表わす信号を入力す
る手段とを備える。そして、その向きを表わす信号とそ
の座標点を表わす信号とから、座標の対称性を利用する
ことによって、２点間の関係を表わす出力信号をデコー
ドする。
【００１１】
【実施例】本発明の実施例を説明する。図１は本発明の
実施例のブロック図である。図１において、１はデコー
ド回路、２は第１のマルチプレクサ、３は第２のマルチ
プレクサ、４は第３のマルチプレクサ、５は第４のマル
チプレクサ、６は第５のマルチプレクサ、７は第６のマ
ルチプレクサ、８は第７のマルチプレクサ、９はＡＮＤ
回路、１０はＥＸＯＲ回路、１１はＯＲ回路、１２は第
１のインバータ、１３は第２のインバータ、１４は第３
のインバータである。
実施例のブロック図である。図１において、１はデコー
ド回路、２は第１のマルチプレクサ、３は第２のマルチ
プレクサ、４は第３のマルチプレクサ、５は第４のマル
チプレクサ、６は第５のマルチプレクサ、７は第６のマ
ルチプレクサ、８は第７のマルチプレクサ、９はＡＮＤ
回路、１０はＥＸＯＲ回路、１１はＯＲ回路、１２は第
１のインバータ、１３は第２のインバータ、１４は第３
のインバータである。
【００１２】デコード回路１は図４におけるデコード回
路２１と全く同一の機能を持つ回路であり、（ Pi ， P
j ）→（Ｃ，Ｂ）のとき信号uplow がアクティブになる
組み合わせのみをデコードする。つまり、デコード回路
１は表１のすべての組み合わせをデコードする回路であ
る。図１のデコード回路１が図４におけるデコード回路
２１と異なる点は、デコード回路２１に関してはその数
が１つであり、そして点 Pi ， Pj の座標のそれぞれに
つき６ビットづつが入力されるのに対し、デコード回路
１に関してはその数が４つであり、そして点 Pi ， Pj
の座標のそれぞれにつき最上位ビットが不要であって、
４ビットづつしか入力しないことである。この理由は、
点 Pi ， Pj がそれぞれ領域Ｃ及び領域Ｄ内にあること
が予め仮定されているからである。そこで、少数点以下
１ビットの値はデコーダに入力しないですませることが
できる。
路２１と全く同一の機能を持つ回路であり、（ Pi ， P
j ）→（Ｃ，Ｂ）のとき信号uplow がアクティブになる
組み合わせのみをデコードする。つまり、デコード回路
１は表１のすべての組み合わせをデコードする回路であ
る。図１のデコード回路１が図４におけるデコード回路
２１と異なる点は、デコード回路２１に関してはその数
が１つであり、そして点 Pi ， Pj の座標のそれぞれに
つき６ビットづつが入力されるのに対し、デコード回路
１に関してはその数が４つであり、そして点 Pi ， Pj
の座標のそれぞれにつき最上位ビットが不要であって、
４ビットづつしか入力しないことである。この理由は、
点 Pi ， Pj がそれぞれ領域Ｃ及び領域Ｄ内にあること
が予め仮定されているからである。そこで、少数点以下
１ビットの値はデコーダに入力しないですませることが
できる。
【００１３】マルチプレクサ２は第１入力として点 Pi
のＸ座標（以下 Pixと記す）を、第２入力として点 Pj
のＸ座標（以下 Pjxと記す）をそれぞれ入力する。マル
チプレクサ３は第１入力として Pjxを、第２入力として
Pixをそれぞれ入力する。マルチプレクサ４は第１入力
として点 Pi のＹ座標（以下 Piyと記す）を、第２入力
として点 Pj のＹ座標（以下 Pjyと記す）をそれぞれ入
力する。マルチプレクサ５は第１入力として Pjyを、第
２入力として Piyをそれぞれ入力する。マルチプレクサ
６は第１入力としてマルチプレクサ４の出力を、第２入
力としてインバータ１２の出力をそれぞれ入力する。マ
ルチプレクサ７は第１入力としてマルチプレクサ５の出
力を、第２入力としてインバータ１３の出力をそれぞれ
入力する。マルチプレクサ８は第１入力としてＯＲ回路
１１の出力を、第２入力としてインバータ１４の出力を
それぞれ入力する。マルチプレクサ２〜８は選択信号の
値が‘０’のとき第１入力を選択して出力し、選択信号
の値が‘１’のとき第２入力を選択して出力する。マル
チプレクサ２〜５の選択信号はＡＮＤ回路９の出力信号
であり、マルチプレクサ６〜８の選択信号はＥＸＯＲ回
路１０の出力信号である。
のＸ座標（以下 Pixと記す）を、第２入力として点 Pj
のＸ座標（以下 Pjxと記す）をそれぞれ入力する。マル
チプレクサ３は第１入力として Pjxを、第２入力として
Pixをそれぞれ入力する。マルチプレクサ４は第１入力
として点 Pi のＹ座標（以下 Piyと記す）を、第２入力
として点 Pj のＹ座標（以下 Pjyと記す）をそれぞれ入
力する。マルチプレクサ５は第１入力として Pjyを、第
２入力として Piyをそれぞれ入力する。マルチプレクサ
６は第１入力としてマルチプレクサ４の出力を、第２入
力としてインバータ１２の出力をそれぞれ入力する。マ
ルチプレクサ７は第１入力としてマルチプレクサ５の出
力を、第２入力としてインバータ１３の出力をそれぞれ
入力する。マルチプレクサ８は第１入力としてＯＲ回路
１１の出力を、第２入力としてインバータ１４の出力を
それぞれ入力する。マルチプレクサ２〜８は選択信号の
値が‘０’のとき第１入力を選択して出力し、選択信号
の値が‘１’のとき第２入力を選択して出力する。マル
チプレクサ２〜５の選択信号はＡＮＤ回路９の出力信号
であり、マルチプレクサ６〜８の選択信号はＥＸＯＲ回
路１０の出力信号である。
【００１４】ＡＮＤ回路９はＸ座標における向きを表す
信号Ｘ ＤＩＲ（０のとき正方向、１のとき負の方向）
及びＹ座標における向きを表す信号Ｙ ＤＩＲ（０のと
き正の方向、１のとき負の方向）を入力し、論理ＡＮＤ
演算を行なう。ＥＸＯＲ回路１０は信号Ｘ ＤＩＲ及び
信号Ｙ ＤＩＲを入力し論理ＥＸＯＲ演算を行なう。Ｏ
Ｒ回路１１デコード回路１の複数の出力信号を入力しそ
れらすべての論理ＯＲ演算を行なう。インバータ１２〜
１４は論理否定演算を行なう。
信号Ｘ ＤＩＲ（０のとき正方向、１のとき負の方向）
及びＹ座標における向きを表す信号Ｙ ＤＩＲ（０のと
き正の方向、１のとき負の方向）を入力し、論理ＡＮＤ
演算を行なう。ＥＸＯＲ回路１０は信号Ｘ ＤＩＲ及び
信号Ｙ ＤＩＲを入力し論理ＥＸＯＲ演算を行なう。Ｏ
Ｒ回路１１デコード回路１の複数の出力信号を入力しそ
れらすべての論理ＯＲ演算を行なう。インバータ１２〜
１４は論理否定演算を行なう。
【００１５】以下、（ Pi ， Pj ）→｛（Ｃ，Ｂ），
（Ｂ，Ｃ），（Ａ，Ｄ），（Ｃ，Ａ）｝のそれぞれの場
合における図１の回路の動作について説明する。(i) （ Pi ， Pj ）→（Ｃ，Ｂ）の場合 点 Pi から点 Pj への方向はＸ軸Ｙ軸方向共に正であ
る。そこで、信号Ｘ ＤＩＲと信号Ｙ ＤＩＲは共に
‘０’であるから、ＮＡＮＤ回路９及びＥＸＯＲ回路１
０の出力信号の値はどちらも‘０’となる。マルチプレ
クサ２〜８はすべて第１入力を選択する。 Pix、 Pjx、
Piy、及び Pjyはそのままデコード回路１のPi のＸ座
標入力、 Pj のＸ座標入力、 Pj のＹ座標入力、及び P
j のＹ座標入力に接続される。デコード回路１はもとも
と（ Pi ， Pj ）→（Ｃ，Ｂ）の場合の座標の組み合わ
せをデコードする回路であるから、正しい組み合わせが
デコードされる。マルチプレクサ８はＯＲ回路１１の出
力をそのまま出力する。(ii) （ Pi ， Pj ）→（Ｂ，Ｃ）の場合 信号Ｘ ＤＩＲと信号Ｙ ＤＩＲは共に‘１’であるか
ら、ＮＡＮＤ回路９及びＥＸＯＲ回路１０の出力信号の
値はそれぞれ‘１’及び‘０’である。マルチプレクサ
２〜５は第２入力を選択して出力し、マルチプレクサ６
〜８は第１入力を選択して出力する。すなわち、デコー
ド回路１には点 Pi の座標入力と点 Pj の座標入力が入
れ替わって入力される。点 Pi の座標入力と点 Pj の座
標入力を入れ替えた場合においても、直線 Pi Pj が図
３の点Ｂ０の上側を通る組み合わせは同じであるからデ
コード回路１は（ Pi ， Pj ）→（Ｃ，Ｂ）の場合と同
様正しい組み合わせをデコードする。(iiii) （ Pi ， Pj ）→（Ａ，Ｄ）及び（Ｄ，Ａ）の
場合 信号Ｘ ＤＩＲ信号Ｙ ＤＩＲは一方が‘０’で他方が
‘１’の組み合わせとなり、ＮＡＮＤ回路９及びＥＸＯ
Ｒ回路１０の出力信号の値はそれぞれ‘０’及び‘１’
である。マルチプレクサ２〜５は第１入力を選択して出
力し、マルチプレクサ６〜８は第２入力を選択して出力
する。従って、デコード回路１には各点のＸ座標はその
ままでＹ座標の値のみが反転して入力される。このとき
望んだ出力が得られる理由を図５を用いて説明する。
（Ｂ，Ｃ），（Ａ，Ｄ），（Ｃ，Ａ）｝のそれぞれの場
合における図１の回路の動作について説明する。(i) （ Pi ， Pj ）→（Ｃ，Ｂ）の場合 点 Pi から点 Pj への方向はＸ軸Ｙ軸方向共に正であ
る。そこで、信号Ｘ ＤＩＲと信号Ｙ ＤＩＲは共に
‘０’であるから、ＮＡＮＤ回路９及びＥＸＯＲ回路１
０の出力信号の値はどちらも‘０’となる。マルチプレ
クサ２〜８はすべて第１入力を選択する。 Pix、 Pjx、
Piy、及び Pjyはそのままデコード回路１のPi のＸ座
標入力、 Pj のＸ座標入力、 Pj のＹ座標入力、及び P
j のＹ座標入力に接続される。デコード回路１はもとも
と（ Pi ， Pj ）→（Ｃ，Ｂ）の場合の座標の組み合わ
せをデコードする回路であるから、正しい組み合わせが
デコードされる。マルチプレクサ８はＯＲ回路１１の出
力をそのまま出力する。(ii) （ Pi ， Pj ）→（Ｂ，Ｃ）の場合 信号Ｘ ＤＩＲと信号Ｙ ＤＩＲは共に‘１’であるか
ら、ＮＡＮＤ回路９及びＥＸＯＲ回路１０の出力信号の
値はそれぞれ‘１’及び‘０’である。マルチプレクサ
２〜５は第２入力を選択して出力し、マルチプレクサ６
〜８は第１入力を選択して出力する。すなわち、デコー
ド回路１には点 Pi の座標入力と点 Pj の座標入力が入
れ替わって入力される。点 Pi の座標入力と点 Pj の座
標入力を入れ替えた場合においても、直線 Pi Pj が図
３の点Ｂ０の上側を通る組み合わせは同じであるからデ
コード回路１は（ Pi ， Pj ）→（Ｃ，Ｂ）の場合と同
様正しい組み合わせをデコードする。(iiii) （ Pi ， Pj ）→（Ａ，Ｄ）及び（Ｄ，Ａ）の
場合 信号Ｘ ＤＩＲ信号Ｙ ＤＩＲは一方が‘０’で他方が
‘１’の組み合わせとなり、ＮＡＮＤ回路９及びＥＸＯ
Ｒ回路１０の出力信号の値はそれぞれ‘０’及び‘１’
である。マルチプレクサ２〜５は第１入力を選択して出
力し、マルチプレクサ６〜８は第２入力を選択して出力
する。従って、デコード回路１には各点のＸ座標はその
ままでＹ座標の値のみが反転して入力される。このとき
望んだ出力が得られる理由を図５を用いて説明する。
【００１６】図５に示すように点 Pi が格子点Ａ５にあ
り、点 Pj が格子点Ｄ１にあるような場合を考える。格
子点Ａ５、Ｄ１の２進数表示はそれぞれ（.001，.101）
及び（.101，.000）である。Ｙ座標の値のみが反転して
入力されるから、デコード回路１に入力される点 Pi の
座標入力及び点 Pj の座標入力はそれぞれ（.001，010
）及び（.101，.111）となり、図５に破線で示したよ
うにＣ９からＢ１３の組み合わせとなる。図５の実線の
直線と破線の直線は直線Ｙ＝−0.５について互いに対称
である。
り、点 Pj が格子点Ｄ１にあるような場合を考える。格
子点Ａ５、Ｄ１の２進数表示はそれぞれ（.001，.101）
及び（.101，.000）である。Ｙ座標の値のみが反転して
入力されるから、デコード回路１に入力される点 Pi の
座標入力及び点 Pj の座標入力はそれぞれ（.001，010
）及び（.101，.111）となり、図５に破線で示したよ
うにＣ９からＢ１３の組み合わせとなる。図５の実線の
直線と破線の直線は直線Ｙ＝−0.５について互いに対称
である。
【００１７】従って、（ Pi ， Pj ）→（Ａ，Ｄ）及び
（Ｄ，Ａ）の場合においても、Ｙ座標の値のみが反転し
た座標の組み合わせにより（ Pi ， Pj ）→（Ｃ，Ｂ）
の座標の組み合わせをデコードするデコード回路１にお
いて望みの出力が得られる。ただし、この場合には出力
が反転した形になるので、（実線は格子点Ｂ０の下側を
通るが、破線は反対に上側を通る）出力信号uplow をイ
ンバータ１４及びマルチプレクサ８を用いて反転して出
力する。
（Ｄ，Ａ）の場合においても、Ｙ座標の値のみが反転し
た座標の組み合わせにより（ Pi ， Pj ）→（Ｃ，Ｂ）
の座標の組み合わせをデコードするデコード回路１にお
いて望みの出力が得られる。ただし、この場合には出力
が反転した形になるので、（実線は格子点Ｂ０の下側を
通るが、破線は反対に上側を通る）出力信号uplow をイ
ンバータ１４及びマルチプレクサ８を用いて反転して出
力する。
【００１８】尚、（ Pi ， Pj ）＝（Ａ６，Ｄ１０）と
Ｙ座標のみ反転した（ Pi ， Pj ）＝（Ｃ１０，Ｂ６）
の組み合わせではどちらも直線 Pi Pj が格子点Ｂ０の
下を通るので、（ Pi ， Pj ）＝（Ａ６，Ｄ１０）の場
合には信号uplow の値は正しくない。これは、対称軸が
Ｙ＝−0.５であるために起こるもので、直線 Pi Pj が
格子点Ｂ０の近くを通る場合に起こる。この間違いが無
視できない程のものであれば、座標を表すビット数の精
度を増やす必要がある。
Ｙ座標のみ反転した（ Pi ， Pj ）＝（Ｃ１０，Ｂ６）
の組み合わせではどちらも直線 Pi Pj が格子点Ｂ０の
下を通るので、（ Pi ， Pj ）＝（Ａ６，Ｄ１０）の場
合には信号uplow の値は正しくない。これは、対称軸が
Ｙ＝−0.５であるために起こるもので、直線 Pi Pj が
格子点Ｂ０の近くを通る場合に起こる。この間違いが無
視できない程のものであれば、座標を表すビット数の精
度を増やす必要がある。
【００１９】尚、本発明の実施例においてはウインドウ
内の２点を結ぶ直線がウインドウの中央の点の上側のあ
るか下側にあるかを表す信号を出力するデコーダの回路
構成を取り上げたが、このほかの座標に関する様々な関
係をデコードするデコーダについても、本発明を適用す
ることが可能である。
内の２点を結ぶ直線がウインドウの中央の点の上側のあ
るか下側にあるかを表す信号を出力するデコーダの回路
構成を取り上げたが、このほかの座標に関する様々な関
係をデコードするデコーダについても、本発明を適用す
ることが可能である。
【００２０】
【発明の効果】以上に説明したように本発明によれば、
所望の座標の組み合わせすべてをデコードせずに、Ｘ軸
方向における向きを表す信号とＹ軸方向における向きを
表す信号とを入力し、この２信号及び座標の対称性を利
用することによりデコードすべき座標の組み合わせを減
少させることができる。従って、デコーダの回路規模を
小さくできるという利点がある。特に、ウインドウ内の
２点を結ぶ直線がウインドウの中点の上側を通るか、又
は下側を通るかをデコードするデコーダにおいては、回
路規模を約１／４以下に削減することができる。
所望の座標の組み合わせすべてをデコードせずに、Ｘ軸
方向における向きを表す信号とＹ軸方向における向きを
表す信号とを入力し、この２信号及び座標の対称性を利
用することによりデコードすべき座標の組み合わせを減
少させることができる。従って、デコーダの回路規模を
小さくできるという利点がある。特に、ウインドウ内の
２点を結ぶ直線がウインドウの中点の上側を通るか、又
は下側を通るかをデコードするデコーダにおいては、回
路規模を約１／４以下に削減することができる。
【００２１】また、余分な回路を使用せずに回路を小型
化できるので、動作の高速化を達成できるという利点も
ある。さらに、小型化が達成されることにより回路接続
個所も減少するので、生産性・経済性も向上するという
利点もある。
化できるので、動作の高速化を達成できるという利点も
ある。さらに、小型化が達成されることにより回路接続
個所も減少するので、生産性・経済性も向上するという
利点もある。
【図１】本発明による対称型デコーダを示すブロック図
である。
である。
【図２】デコーダによってグラフィック処理する場合の
ＸＹ座標軸における１ドットのウインドウを示す図であ
る。
ＸＹ座標軸における１ドットのウインドウを示す図であ
る。
【図３】ウインドウが６４個の格子点からなることを示
す図である。
す図である。
【図４】従来技術によるデコード回路のブロック図であ
る。
る。
【図５】（ Pi ， Pj ）→（Ａ，Ｄ）及び（Ｄ，Ａ）の
場合の処理を説明する図である。
場合の処理を説明する図である。
【符号の説明】 １ デコード回路 ２ 第１のマルチプレクサ ３ 第２のマルチプレクサ ４ 第３のマルチプレクサ ５ 第４のマルチプレクサ ６ 第５のマルチプレクサ ７ 第６のマルチプレクサ ８ 第７のマルチプレクサ ９ ＡＮＤ回路 １０ ＥＸＯＲ回路 １１ ＯＲ回路 ２０ １ドットのウインドウ ２１ 第１のデコード回路 ２２ 第２のデコード回路 ２３ 第３のデコード回路 ２４ 第４のデコード回路 ２５ ＯＲ回路
Claims (2)
- 【請求項１】 ウィンドウ内の２点の座標に基づいてグ
ラフィック処理を行う対称型デコーダにおいて、 ２点間のＸおよびＹ座標における向きを表す信号を入力
して選択信号を出力する選択回路（９、１０）と、 前記２点のそれぞれのＸ座標値を１組として入力し前記
選択信号に応じた組合せからなる第１の変換信号を出力
する第１のセレクタ（２、３）と、 前記２点のそれぞれのＹ座標値を１組として入力し前記
選択信号に応じた組合せからなる第２の変換信号を出力
する第２のセレクタ（４、５、６、７）と、 前記第１と第２の変換信号を入力してウィンドウの中点
に対して互いに対称な領域にそれぞれ位置する２点間の
関係を表す第１のデコード信号を出力するデコーダ
（１）と、 この第１のデコード信号を入力して前記選択信号に応じ
て第２のデコード信号を出力する第３のセレクタ（８）
とを有することを特徴とする対称型デコーダ。 - 【請求項２】 前記選択信号が第１と第２の選択信号か
らなるとともに、 前記第２のセレクタが前記２点のそれぞれのＹ座標値を
１組として入力し前記第１の選択信号に応じた組合せか
らなる第３の変換信号とし、この第３の変換信号を１組
として入力し前記第２の選択信号に応じて前記第２の変
換信号を出力することを特徴とする請求項１記載の対称
型デコーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143186A JPH0766261B2 (ja) | 1991-06-14 | 1991-06-14 | 対称型デコーダ |
| US08/064,673 US5388193A (en) | 1991-06-14 | 1993-05-21 | Symmetrical decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143186A JPH0766261B2 (ja) | 1991-06-14 | 1991-06-14 | 対称型デコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04366996A JPH04366996A (ja) | 1992-12-18 |
| JPH0766261B2 true JPH0766261B2 (ja) | 1995-07-19 |
Family
ID=15332879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3143186A Expired - Lifetime JPH0766261B2 (ja) | 1991-06-14 | 1991-06-14 | 対称型デコーダ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5388193A (ja) |
| JP (1) | JPH0766261B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473573A (en) * | 1994-05-09 | 1995-12-05 | Cirrus Logic, Inc. | Single chip controller-memory device and a memory architecture and methods suitable for implementing the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3895253A (en) * | 1973-10-23 | 1975-07-15 | Zenith Radio Corp | Electron gun having extended field electrostatic focus lens |
| US3996585A (en) * | 1974-06-11 | 1976-12-07 | International Business Machines Corporation | Video generator circuit for a dynamic digital television display |
| USRE31509E (en) * | 1974-06-26 | 1984-01-24 | Echo location systems | |
| US4791581A (en) * | 1985-07-27 | 1988-12-13 | Sony Corporation | Method and apparatus of forming curved surfaces |
| FR2614427B1 (fr) * | 1987-04-24 | 1989-06-09 | Thomson Csf | Procede de telemetrie sonore passive |
| US5038302A (en) * | 1988-07-26 | 1991-08-06 | The Research Foundation Of State University Of New York | Method of converting continuous three-dimensional geometrical representations into discrete three-dimensional voxel-based representations within a three-dimensional voxel-based system |
-
1991
- 1991-06-14 JP JP3143186A patent/JPH0766261B2/ja not_active Expired - Lifetime
-
1993
- 1993-05-21 US US08/064,673 patent/US5388193A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04366996A (ja) | 1992-12-18 |
| US5388193A (en) | 1995-02-07 |
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