JPH05346451A - ショート試験回路 - Google Patents
ショート試験回路Info
- Publication number
- JPH05346451A JPH05346451A JP4156329A JP15632992A JPH05346451A JP H05346451 A JPH05346451 A JP H05346451A JP 4156329 A JP4156329 A JP 4156329A JP 15632992 A JP15632992 A JP 15632992A JP H05346451 A JPH05346451 A JP H05346451A
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- Japan
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- circuit
- short
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- test
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- Testing Of Individual Semiconductor Devices (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 ショート試験回路に関し、作業効率が良く、
短時間で自動的にショート試験を行うことを目的とす
る。 【構成】 内部回路１１の出力信号とテスト信号の切り
換えを行う切換回路１６と、上側のピン１２Ａとこれに
隣接するピン１２Ｂの２つの電位の排他的論理和をとる
第１排他的論理和回路２２と、下側のピン１２Ｃとこれ
に隣接するピン１２Ｂの２つの電位の排他的論理和をと
る第２排他的論理和回路２４とにより構成する。
短時間で自動的にショート試験を行うことを目的とす
る。 【構成】 内部回路１１の出力信号とテスト信号の切り
換えを行う切換回路１６と、上側のピン１２Ａとこれに
隣接するピン１２Ｂの２つの電位の排他的論理和をとる
第１排他的論理和回路２２と、下側のピン１２Ｃとこれ
に隣接するピン１２Ｂの２つの電位の排他的論理和をと
る第２排他的論理和回路２４とにより構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩピン間のショー
ト試験を行うとともに、ショート本数情報の生成または
ショート位置情報の生成を行うショート試験回路に関す
る。プリント基板に実装済のＬＳＩのピン間のショート
試験は、目視で行われているが、これでは作業効率が悪
く、試験時間がかかる。人の作業の介在なしに自動的に
ショート試験を行うショート試験回路の開発が要望され
ていた。
ト試験を行うとともに、ショート本数情報の生成または
ショート位置情報の生成を行うショート試験回路に関す
る。プリント基板に実装済のＬＳＩのピン間のショート
試験は、目視で行われているが、これでは作業効率が悪
く、試験時間がかかる。人の作業の介在なしに自動的に
ショート試験を行うショート試験回路の開発が要望され
ていた。
【０００２】
【従来の技術】従来のＬＳＩピン間のショート試験方法
としては、例えば図６に示すように、目視で行われてい
る。図６において、１はＬＳＩであり、ＬＳＩ１は多数
のピン２を持ち、ピン２間のピッチが狭くなっている。
試験作業者は拡大鏡３を用いて、矢印で示すピン２間の
ショート試験を目視で行う。なお、４はショートしてい
る箇所を示す。
としては、例えば図６に示すように、目視で行われてい
る。図６において、１はＬＳＩであり、ＬＳＩ１は多数
のピン２を持ち、ピン２間のピッチが狭くなっている。
試験作業者は拡大鏡３を用いて、矢印で示すピン２間の
ショート試験を目視で行う。なお、４はショートしてい
る箇所を示す。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のショート試験方法にあっては、多数のピンを
持つＬＳＩや狭いピン間ピッチのＬＳＩの試験の場合に
は、作業効率が悪く、試験時間がかかるという問題点が
あった。本発明は、このような従来の問題点に鑑みてな
されたものであって、高い作業効率で、短時間で自動的
にショート試験を行うことができるショート試験回路を
提供することを目的としている。
うな従来のショート試験方法にあっては、多数のピンを
持つＬＳＩや狭いピン間ピッチのＬＳＩの試験の場合に
は、作業効率が悪く、試験時間がかかるという問題点が
あった。本発明は、このような従来の問題点に鑑みてな
されたものであって、高い作業効率で、短時間で自動的
にショート試験を行うことができるショート試験回路を
提供することを目的としている。
【０００４】
【課題を解決するための手段】図１は本発明の原理説明
図である。図１において、１６はＬＳＩの内部回路１１
とピン１２の間に設けられ、内部回路１１の出力信号と
テスト信号の切り換えを行う切換回路、２２は上側のピ
ン１２Ａとこれに隣接するピン１２Ｂの２つの電位の排
他的論理和をとる第１排他的論理和回路、２４は下側の
ピン１２Ｃとこれに隣接するピン１２Ｂの２つの電位の
排他的論理和をとる第２排他的論理和回路である。
図である。図１において、１６はＬＳＩの内部回路１１
とピン１２の間に設けられ、内部回路１１の出力信号と
テスト信号の切り換えを行う切換回路、２２は上側のピ
ン１２Ａとこれに隣接するピン１２Ｂの２つの電位の排
他的論理和をとる第１排他的論理和回路、２４は下側の
ピン１２Ｃとこれに隣接するピン１２Ｂの２つの電位の
排他的論理和をとる第２排他的論理和回路である。
【０００５】
【作用】本発明においては、ＬＳＩのピン間のショート
試験をするときは、切換回路によってテスト信号に切り
換えて、ショート試験を行う。この場合、上側のピンと
これに隣接するピンの２つの電位の排他的論理和をと
り、第１排他的論理和回路の出力が、例えば「０」のと
きは、上側のピンとのショートがあると判断し、「１」
のときは、上側のピンとのショートがないと判断する。
試験をするときは、切換回路によってテスト信号に切り
換えて、ショート試験を行う。この場合、上側のピンと
これに隣接するピンの２つの電位の排他的論理和をと
り、第１排他的論理和回路の出力が、例えば「０」のと
きは、上側のピンとのショートがあると判断し、「１」
のときは、上側のピンとのショートがないと判断する。
【０００６】また、下側のピンとこれに隣接するピンの
２つの電位の排他的論理和をとり、第２排他的論理和回
路の出力が、例えば「０」のときは下側のピンとのショ
ートがあると判断し、「１」のときは下側のピンとのシ
ョートがないと判断する。このように、人の作業の介在
なしに自動的にＬＳＩのピン間のショート試験を行うこ
とができる。したがって、作業効率を向上させ、試験時
間を短縮することができる。
２つの電位の排他的論理和をとり、第２排他的論理和回
路の出力が、例えば「０」のときは下側のピンとのショ
ートがあると判断し、「１」のときは下側のピンとのシ
ョートがないと判断する。このように、人の作業の介在
なしに自動的にＬＳＩのピン間のショート試験を行うこ
とができる。したがって、作業効率を向上させ、試験時
間を短縮することができる。
【０００７】また、得られたショート情報によりショー
ト本数情報またはショート位置情報を容易に生成するこ
とができる。
ト本数情報またはショート位置情報を容易に生成するこ
とができる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図５は本発明の一実施例を示す図である。
図２において、１１はＬＳＩの内部回路、１２はピンで
あり、ピン１２と内部回路１１の間には複数のショート
試験回路１３が設けられている。
する。図２〜図５は本発明の一実施例を示す図である。
図２において、１１はＬＳＩの内部回路、１２はピンで
あり、ピン１２と内部回路１１の間には複数のショート
試験回路１３が設けられている。
【０００９】１４はピン１２に接続される入力バッフ
ァ、１５はピン１２に接続される出力バッファである。
次に、図３にショート試験回路１３の内部構成を示す。
図３において、１６は切換回路としてのマルチプレクサ
であり、マルチプレクサ１６はノット回路１７と、２つ
のアンド回路１８Ａ，１８Ｂと、ノア回路１９により構
成され、内部回路１１からの出力信号またはテスト信号
の切り換えを行う。テスト信号として「１」を入力する
と、マルチプレクサ１６より「１」が出力される。
ァ、１５はピン１２に接続される出力バッファである。
次に、図３にショート試験回路１３の内部構成を示す。
図３において、１６は切換回路としてのマルチプレクサ
であり、マルチプレクサ１６はノット回路１７と、２つ
のアンド回路１８Ａ，１８Ｂと、ノア回路１９により構
成され、内部回路１１からの出力信号またはテスト信号
の切り換えを行う。テスト信号として「１」を入力する
と、マルチプレクサ１６より「１」が出力される。
【００１０】すなわち、ショート試験回路１３Ｂを作動
させるときは、隣接するショート試験回路１３Ａ，１３
Ｃは非作動とする。ショート試験回路１３Ｃのオア回路
２０の出力は「０」であり、この出力はノット回路２１
で反転して「１」となって、アンド回路１８Ｂに入力す
る。２２は上側のピン１２Ａの出力電位とピン１２Ｂの
出力電位が入力する第１排他的論理和回路であり、第１
排他的論理和回路２２は上側のピン１２Ａとピン１２Ｂ
間でショートしているときは「０」を、ショートしてい
ないときは「１」を、アンド回路２３に出力する。
させるときは、隣接するショート試験回路１３Ａ，１３
Ｃは非作動とする。ショート試験回路１３Ｃのオア回路
２０の出力は「０」であり、この出力はノット回路２１
で反転して「１」となって、アンド回路１８Ｂに入力す
る。２２は上側のピン１２Ａの出力電位とピン１２Ｂの
出力電位が入力する第１排他的論理和回路であり、第１
排他的論理和回路２２は上側のピン１２Ａとピン１２Ｂ
間でショートしているときは「０」を、ショートしてい
ないときは「１」を、アンド回路２３に出力する。
【００１１】２４は下側のピン１２Ｃの出力電位とピン
１２Ｂの出力電位が入力する第２排他的論理和回路であ
り、第２排他的論理和回路２４は下側のピン１２Ｃとピ
ン１２Ｂとの間でショートしているときは「０」、ショ
ートしていないときは「１」を、アンド回路２３に出力
する。したがって、アンド回路２３はショートがあると
「０」を、ショートがないと「１」をステータス信号と
して出力する。なお、１４Ａ〜１４Ｃは入力バッファ、
１５Ａ〜１５Ｃは出力バッファ、２５はショート試験回
路１３Ａのマルチプレクサである。
１２Ｂの出力電位が入力する第２排他的論理和回路であ
り、第２排他的論理和回路２４は下側のピン１２Ｃとピ
ン１２Ｂとの間でショートしているときは「０」、ショ
ートしていないときは「１」を、アンド回路２３に出力
する。したがって、アンド回路２３はショートがあると
「０」を、ショートがないと「１」をステータス信号と
して出力する。なお、１４Ａ〜１４Ｃは入力バッファ、
１５Ａ〜１５Ｃは出力バッファ、２５はショート試験回
路１３Ａのマルチプレクサである。
【００１２】次に、図３に基づいてショート本数情報生
成回路を説明する。ここでは、ショート情報を示すステ
ータス信号は、８本とする。３１〜３４は１ビットの半
加算器であり、１ビットの半加算器３１〜３４には、２
つのステータス信号が１ビット単位で入力し、これらを
加算して０〜２を出力する。３５，３６は２ビットの半
加算器であり、２ビットの半加算器３５，３６には、１
ビットの半加算器３１〜３４の各出力が入力し、これら
を加算して０〜４を出力する。３７は３ビットの半加算
器であり、３ビットの半加算器３７には、２ビットの半
加算器３５，３６の各出力が入力し、これらを加算して
０〜８を出力する。３ビットの半加算器３７には出力バ
ッファ３８が接続されている。
成回路を説明する。ここでは、ショート情報を示すステ
ータス信号は、８本とする。３１〜３４は１ビットの半
加算器であり、１ビットの半加算器３１〜３４には、２
つのステータス信号が１ビット単位で入力し、これらを
加算して０〜２を出力する。３５，３６は２ビットの半
加算器であり、２ビットの半加算器３５，３６には、１
ビットの半加算器３１〜３４の各出力が入力し、これら
を加算して０〜４を出力する。３７は３ビットの半加算
器であり、３ビットの半加算器３７には、２ビットの半
加算器３５，３６の各出力が入力し、これらを加算して
０〜８を出力する。３ビットの半加算器３７には出力バ
ッファ３８が接続されている。
【００１３】例えば、ステータス信号として「１１００
１１１１」が入力すると、１ビットの半加算器３１〜３
４の各出力は「２」，「０」，「２」，「２」となり、
２ビットの半加算器３５，３６の各出力は「２」，
「４」となり、３ビットの半加算器３７の出力は「６」
となる。したがって、２本（８−６）がショート本数に
なる。こうして、ショート本数情報がＬＳＩ内部データ
バスに出力される。
１１１１」が入力すると、１ビットの半加算器３１〜３
４の各出力は「２」，「０」，「２」，「２」となり、
２ビットの半加算器３５，３６の各出力は「２」，
「４」となり、３ビットの半加算器３７の出力は「６」
となる。したがって、２本（８−６）がショート本数に
なる。こうして、ショート本数情報がＬＳＩ内部データ
バスに出力される。
【００１４】次に、図５に基づいてショート位置情報生
成回路を説明する。図５において、４１はＬＳＩ内部の
アドレスバスのアドレスデータが入力するアドレスデコ
ーダ（解読回路）であり、アドレスデコーダ４１はアド
レスデータをデコードして切換信号をマルチプレクサ
（切換回路）４２に出力する。マルチプレクサ４２には
ショート情報を示す複数のステータス信号が１ビット単
位で入力し、ここでは、ＬＳＩ内部データバスのビット
数に合わせて分割されて、出力される。すなわち、ステ
ータス信号は４ビットずつ、Ａ０〜Ａ３、Ｂ０〜Ｂ３、
Ｃ０〜Ｃ３に３分割されて出力される。各ステータス信
号は、予め所定のピン間のショート位置を示すようにな
っている。
成回路を説明する。図５において、４１はＬＳＩ内部の
アドレスバスのアドレスデータが入力するアドレスデコ
ーダ（解読回路）であり、アドレスデコーダ４１はアド
レスデータをデコードして切換信号をマルチプレクサ
（切換回路）４２に出力する。マルチプレクサ４２には
ショート情報を示す複数のステータス信号が１ビット単
位で入力し、ここでは、ＬＳＩ内部データバスのビット
数に合わせて分割されて、出力される。すなわち、ステ
ータス信号は４ビットずつ、Ａ０〜Ａ３、Ｂ０〜Ｂ３、
Ｃ０〜Ｃ３に３分割されて出力される。各ステータス信
号は、予め所定のピン間のショート位置を示すようにな
っている。
【００１５】マルチプレクサ４２は、アドレスデコーダ
４１からの切換信号に基づいて、分割されたステータス
信号Ａ０〜Ａ３、またはステータス信号Ｂ０〜Ｂ３、ま
たはステータス信号Ｃ０〜Ｃ３を出力する。例えば、ス
テータス信号が「１１００ １１１１ １１１１」すな
わち、Ａ３＝１、Ａ２＝１、Ａ１＝０、Ａ０＝０、Ｂ３
＝１、Ｂ２＝１、Ｂ１＝１、Ｂ０＝１、Ｃ３＝１、Ｃ２
＝１、Ｃ１＝１、Ｃ０＝１のときは、アドレスデコーダ
４１からの切換信号により、まず、「１１００」が出力
され、続いて「１１１１」が出力され、続いて「１１１
１」が出力される。こうして、ショート位置情報を生成
することができる。
４１からの切換信号に基づいて、分割されたステータス
信号Ａ０〜Ａ３、またはステータス信号Ｂ０〜Ｂ３、ま
たはステータス信号Ｃ０〜Ｃ３を出力する。例えば、ス
テータス信号が「１１００ １１１１ １１１１」すな
わち、Ａ３＝１、Ａ２＝１、Ａ１＝０、Ａ０＝０、Ｂ３
＝１、Ｂ２＝１、Ｂ１＝１、Ｂ０＝１、Ｃ３＝１、Ｃ２
＝１、Ｃ１＝１、Ｃ０＝１のときは、アドレスデコーダ
４１からの切換信号により、まず、「１１００」が出力
され、続いて「１１１１」が出力され、続いて「１１１
１」が出力される。こうして、ショート位置情報を生成
することができる。
【００１６】このように、人の作業の介在なしに、自動
的にＬＳＩのピン間のショート試験を行うことができる
ので、作業効率を向上させることができ、試験時間を短
縮することができる。また、ショート本数情報またはシ
ョート位置情報を容易に得ることができる。
的にＬＳＩのピン間のショート試験を行うことができる
ので、作業効率を向上させることができ、試験時間を短
縮することができる。また、ショート本数情報またはシ
ョート位置情報を容易に得ることができる。
【００１７】
【発明の効果】以上説明してきたように、本発明によれ
ば、人の作業の介在なしに、自動的にＬＳＩのピン間シ
ョート試験を行うようにしたため、作業性を向上させる
ことができ、試験時間を短縮することができる。
ば、人の作業の介在なしに、自動的にＬＳＩのピン間シ
ョート試験を行うようにしたため、作業性を向上させる
ことができ、試験時間を短縮することができる。
【図１】本発明の原理説明図
【図２】本発明の一実施例を示す全体構成図
【図３】ショート試験回路の構成図
【図４】ショート本数情報生成回路を示す図
【図５】ショート位置情報生成回路を示す図
【図６】従来例を示す図
１１：内部回路 １２，１２Ａ〜１２Ｃ：ピン １３，１３Ａ〜１３Ｃ：ショート試験回路 １４，１４Ａ〜１４Ｃ：入力バッファ １５，１５Ａ〜１５Ｃ：出力バッファ １６，２５：マルチプレクサ（切換回路） １７，２１：ノット回路 １８Ａ，１８Ｂ，２３：アンド回路 １９，２０：オア回路 ２２：第１排他的論理和回路 ２４：第２排他的論理和回路 ３１〜３４：１ビット半加算器 ３５，３６：２ビット半加算器 ３７：３ビット半加算器 ３８：出力バッファ ４１：アドレスデコーダ（解読回路） ４２：マルチプレクサ（切換回路）
Claims (3)
- 【請求項１】ＬＳＩの内部回路（１１）とピン（１２）
の間に設けられ、内部回路（１１）の出力信号とテスト
信号の切り換えを行う切換回路（１６）と、上側のピン
（１２Ａ）とこれに隣接するピン（１２Ｂ）の２つの電
位の排他的論理和をとる第１排他的論理和回路（２２）
と、下側のピン（１２Ｃ）とこれに隣接するピン（１２
Ｂ）の２つの電位の排他的論理和をとる第２排他的論理
和回路（２４）を備えたことを特徴とするショート試験
回路。 - 【請求項２】ビット単位のショート情報の入力本数をｎ
個としたとき、ｎ／２個の１ビット半加算器（３１〜３
４）、ｎ／４個の２ビット半加算器（３５），（３
６）、ｎ／８個の３ビット半加算器（３７）のように構
成される半加算器を入力本数がｎに等しくなるまで組み
合わせてなるショート本数情報生成回路を設けたことを
特徴とする請求項１のショート試験回路。 - 【請求項３】ビット単位で入力する複数のショート情報
をＬＳＩ内部データバスのビット数に合わせて分割して
出力する切換回路（４２）と、ＬＳＩ内部のアドレスバ
スのアドレスデータをデコードしてアドレスデータに応
じた切換信号を前記切換回路（４２）に出力し切換回路
（４２）を分割して切り換え制御する解読回路（４１）
からなるショート位置情報生成回路を設けたことを特徴
とする請求項１のショート試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156329A JPH05346451A (ja) | 1992-06-16 | 1992-06-16 | ショート試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156329A JPH05346451A (ja) | 1992-06-16 | 1992-06-16 | ショート試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05346451A true JPH05346451A (ja) | 1993-12-27 |
Family
ID=15625407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156329A Withdrawn JPH05346451A (ja) | 1992-06-16 | 1992-06-16 | ショート試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05346451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180053155A (ko) * | 2016-11-11 | 2018-05-21 | 현대오트론 주식회사 | 제어기 단락 이상 감지 장치 및 방법 |
-
1992
- 1992-06-16 JP JP4156329A patent/JPH05346451A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180053155A (ko) * | 2016-11-11 | 2018-05-21 | 현대오트론 주식회사 | 제어기 단락 이상 감지 장치 및 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |