JPH0766320B2 - プログラマブル論理デバイスと論理ブロックの順序アレイと集積回路構造とコンフィグラブル論理ブロックアレイ - Google Patents
プログラマブル論理デバイスと論理ブロックの順序アレイと集積回路構造とコンフィグラブル論理ブロックアレイInfo
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- JPH0766320B2 JPH0766320B2 JP3135576A JP13557691A JPH0766320B2 JP H0766320 B2 JPH0766320 B2 JP H0766320B2 JP 3135576 A JP3135576 A JP 3135576A JP 13557691 A JP13557691 A JP 13557691A JP H0766320 B2 JPH0766320 B2 JP H0766320B2
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- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5057—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination using table look-up; using programmable logic arrays
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Description
【０００１】
【産業上の利用分野】本発明は、大型集積回路に関し、
より詳細に言えば、プログラマブルまたはコンフィグラ
ブル論理デバイスに関する。
より詳細に言えば、プログラマブルまたはコンフィグラ
ブル論理デバイスに関する。
【０００２】
【従来の技術】プログラマブル論理デバイスに於て実行
される機能の１つが演算（arithmetic）である。本願発
明の譲受人であるジリンクス・インコーポレイテッド
（Xilinx, Inc.）のコンフィグラブル論理アレイのよう
なデバイスは、演算に加えて他の多数の論理関数を実行
することができる。このようなデバイスが、本願明細書
の参考例として、米国特許第４，８７０，３０２号及び
第４，７０６，２１６号、並びに米国特許出願番号第０
７／３８７，５６６号各明細書に開示されている。これ
らのデバイスは、汎用の機能を目的としているので、演
算が比較的遅くかつ広いシリコン面積を必要とする。
される機能の１つが演算（arithmetic）である。本願発
明の譲受人であるジリンクス・インコーポレイテッド
（Xilinx, Inc.）のコンフィグラブル論理アレイのよう
なデバイスは、演算に加えて他の多数の論理関数を実行
することができる。このようなデバイスが、本願明細書
の参考例として、米国特許第４，８７０，３０２号及び
第４，７０６，２１６号、並びに米国特許出願番号第０
７／３８７，５６６号各明細書に開示されている。これ
らのデバイスは、汎用の機能を目的としているので、演
算が比較的遅くかつ広いシリコン面積を必要とする。
【０００３】米国特許第４，１２４，８９９号明細書に
記載されるようなプログラマブルアレイ論理デバイス及
び米国特許第４，７５８，７４５号明細書に記載される
ユーザ・プログラマブル・デバイスのような他のプログ
ラマブル論理デバイスも同様に演算を実行するようにプ
ログラムすることができる。これら２件の特許発明も本
願発明の参考例として参照することができる。これらの
デバイスでは、演算及び桁上げ論理を用いる他の機能を
実行する速度が桁上げ信号の伝搬によって制限され、か
つ桁上げ関数を実行するために使用される汎用論理が重
要である。
記載されるようなプログラマブルアレイ論理デバイス及
び米国特許第４，７５８，７４５号明細書に記載される
ユーザ・プログラマブル・デバイスのような他のプログ
ラマブル論理デバイスも同様に演算を実行するようにプ
ログラムすることができる。これら２件の特許発明も本
願発明の参考例として参照することができる。これらの
デバイスでは、演算及び桁上げ論理を用いる他の機能を
実行する速度が桁上げ信号の伝搬によって制限され、か
つ桁上げ関数を実行するために使用される汎用論理が重
要である。
【０００４】論理デバイスがどのように演算を実行する
か、及び特に何が遅れを生じさせるかを理解するため
に、以下に加算器に注目して数論的関数について説明す
る。しかしながらこの説明は、桁上げ論理を用いる他の
回路に加えて減算器、インクレメンタ（incrementer
）、ディクレメンタ（decrementer ）及び累算器に拡
張して適用することができる。
か、及び特に何が遅れを生じさせるかを理解するため
に、以下に加算器に注目して数論的関数について説明す
る。しかしながらこの説明は、桁上げ論理を用いる他の
回路に加えて減算器、インクレメンタ（incrementer
）、ディクレメンタ（decrementer ）及び累算器に拡
張して適用することができる。
【０００５】次に、多ビット加算器に於ける中間段の動
作に焦点を合わせて説明する。最下位のビットは、それ
より下位のビットから受け取る桁上げ信号が全く存在し
ないので特別な場合である。
作に焦点を合わせて説明する。最下位のビットは、それ
より下位のビットから受け取る桁上げ信号が全く存在し
ないので特別な場合である。
【０００６】最上位ビットは、桁上げビットがオーバフ
ロー状態を決定するために使用し得ることから、特別な
場合である。これらの２つの特別な場合については後で
議論する。
ロー状態を決定するために使用し得ることから、特別な
場合である。これらの２つの特別な場合については後で
議論する。
【０００７】図１及び図２に関連して、図１の単ビット
・リプル桁上げ加算器及び図２の単ビット加算器をカス
ケード接続することによって構成される多ビット・リプ
ル桁上げ加算器の速度が、キャリーイン端子に於ける信
号がキャリーアウト端子に伝搬される速度によってどの
ように抑制されるかを説明する。
・リプル桁上げ加算器及び図２の単ビット加算器をカス
ケード接続することによって構成される多ビット・リプ
ル桁上げ加算器の速度が、キャリーイン端子に於ける信
号がキャリーアウト端子に伝搬される速度によってどの
ように抑制されるかを説明する。
【０００８】図１の第１ａ図に示される単ビット加算器
の機能を支配するブール論理式は、次の通りである。
の機能を支配するブール論理式は、次の通りである。
【０００９】
【数１】
【００１０】式（１）では、その合計値が加算される単
ビットＡi及びＢiに加えて下位ビットからのキャリーイ
ンの関数を示している。式（１）及び式（２）のリプル
桁上げ加算器のアルゴリズムは、先のビットからのキャ
リーアウトが使用可能になるまで特定のビットについて
合計を計算できないことを示している。合計値ＳiはＸ
ＯＲゲートの出力であるが、そのいずれかがキャリーイ
ン信号Ｃi-1であるその入力のそれぞれが使用可能にな
るまで、発生させることができない。
ビットＡi及びＢiに加えて下位ビットからのキャリーイ
ンの関数を示している。式（１）及び式（２）のリプル
桁上げ加算器のアルゴリズムは、先のビットからのキャ
リーアウトが使用可能になるまで特定のビットについて
合計を計算できないことを示している。合計値ＳiはＸ
ＯＲゲートの出力であるが、そのいずれかがキャリーイ
ン信号Ｃi-1であるその入力のそれぞれが使用可能にな
るまで、発生させることができない。
【００１１】更に、キャリーアウトＣiは、下位のキャ
リービットＣi-1が使用可能になるまで発生することが
できない。次に図２に関連して、リプル桁上げ加算器の
連続する段に於ける桁上げ信号の伝搬について説明す
る。第２の加算器段Ａｄｄi+1に於けるＡＮＤゲート６
７が、その入力のいずれか１個を１ゲート遅れの後にＸ
ＯＲゲート６６の出力から受け取る。しかしながら、キ
ャリーイン信号Ｃi-1がプリセットされている（即ち、
Ａｄｄiが最下位のビットである）と仮定すると、ＡＮ
Ｄゲート６７は、下位ビットからの他の入力即ちキャリ
ーアウトＣiが下位ビットＣi-1及び加算されるべき下位
ビットＡi及びＢiから発生される以前にＡi及びＢiがゲ
ート６１、６２及び６５を伝搬する影響で、更に３ゲー
ト遅れを待つことになる。更に、第２ビットＡｄｄi+1
のキャリーアウトＣi+1が、桁上げビットＣiが発生した
後に他の２個のゲートに於て更に遅延する。即ち、Ａ
i+1及びＢi+1に於ける入力を信号Ｃiに於ける桁上げに
結合してＣi+1を発生するためには、ＣiがＡＮＤゲート
６７及びＯＲゲート７０を伝搬することが必要である。
リービットＣi-1が使用可能になるまで発生することが
できない。次に図２に関連して、リプル桁上げ加算器の
連続する段に於ける桁上げ信号の伝搬について説明す
る。第２の加算器段Ａｄｄi+1に於けるＡＮＤゲート６
７が、その入力のいずれか１個を１ゲート遅れの後にＸ
ＯＲゲート６６の出力から受け取る。しかしながら、キ
ャリーイン信号Ｃi-1がプリセットされている（即ち、
Ａｄｄiが最下位のビットである）と仮定すると、ＡＮ
Ｄゲート６７は、下位ビットからの他の入力即ちキャリ
ーアウトＣiが下位ビットＣi-1及び加算されるべき下位
ビットＡi及びＢiから発生される以前にＡi及びＢiがゲ
ート６１、６２及び６５を伝搬する影響で、更に３ゲー
ト遅れを待つことになる。更に、第２ビットＡｄｄi+1
のキャリーアウトＣi+1が、桁上げビットＣiが発生した
後に他の２個のゲートに於て更に遅延する。即ち、Ａ
i+1及びＢi+1に於ける入力を信号Ｃiに於ける桁上げに
結合してＣi+1を発生するためには、ＣiがＡＮＤゲート
６７及びＯＲゲート７０を伝搬することが必要である。
【００１２】従って、入力信号Ａi及びＢiの印加後に５
ゲート遅れの後でなければ、第３の段への入力である有
効なキャリーイン信号Ｃi+1が生じない。即ち、従来の
リプル桁上げ加算器の速度は、桁上げ信号の伝搬速度に
よって抑制される。従来のリプル桁上げ加算器の伝搬遅
れは、ｎを多ビット加算器の段の個数とした場合に、２
ｎ＋１ゲートである。
ゲート遅れの後でなければ、第３の段への入力である有
効なキャリーイン信号Ｃi+1が生じない。即ち、従来の
リプル桁上げ加算器の速度は、桁上げ信号の伝搬速度に
よって抑制される。従来のリプル桁上げ加算器の伝搬遅
れは、ｎを多ビット加算器の段の個数とした場合に、２
ｎ＋１ゲートである。
【００１３】加算が他の多くの重要な関数及び動作の基
礎であることから、コンピュータ産業にとって桁上げ伝
搬時間の高速化によるより速い加算器回路を考案するこ
とが重要になっている。一般にこれらの方法は、桁上げ
伝搬速度を得るためにコンポーネントの密度及び複雑性
との交換によって機能を果している。
礎であることから、コンピュータ産業にとって桁上げ伝
搬時間の高速化によるより速い加算器回路を考案するこ
とが重要になっている。一般にこれらの方法は、桁上げ
伝搬速度を得るためにコンポーネントの密度及び複雑性
との交換によって機能を果している。
【００１４】より高速の桁上げ伝搬速度を達成する或る
周知のアルゴリズムは、ルックアヘッド桁上げ論理と称
される。ルックアヘッド桁上げ論理を実行するための回
路が図３に示されている。この論理を理解するために
は、２個の新しい変数を導入することが必要である。
周知のアルゴリズムは、ルックアヘッド桁上げ論理と称
される。ルックアヘッド桁上げ論理を実行するための回
路が図３に示されている。この論理を理解するために
は、２個の新しい変数を導入することが必要である。
【００１５】
【数２】
【００１６】ここで変数Ｐは、それが高レベルのときに
キャリーインがキャリーアウトに伝搬することから、
「桁上げ伝搬」と称される。変数Ｇは、それが高レベル
の時に加えられるべきビットによってキャリーアウトが
発生することから、「桁上げ発生」と称される。
キャリーインがキャリーアウトに伝搬することから、
「桁上げ伝搬」と称される。変数Ｇは、それが高レベル
の時に加えられるべきビットによってキャリーアウトが
発生することから、「桁上げ発生」と称される。
【００１７】上記式（１）及び（２）は、これらの新し
い変数を用いて次のように書き換えることができる。
い変数を用いて次のように書き換えることができる。
【００１８】
【数３】
【００１９】或る僅かな代数的操作によって、式（６）
を用いて、各レベルに於ける桁上げビットが各レベルに
於ける加数及び最下位の桁上げビットにのみ依存するよ
うな新しい式を書くことができる。次の各式は、図３に
示される４ビット加算器に於て実行されるものである。
を用いて、各レベルに於ける桁上げビットが各レベルに
於ける加数及び最下位の桁上げビットにのみ依存するよ
うな新しい式を書くことができる。次の各式は、図３に
示される４ビット加算器に於て実行されるものである。
【００２０】
【数４】
【００２１】各Ｇi及びＰiは、式（３）及び式（４）に
示されるように、先の桁上げ値ではなくＡi及びＢiのみ
の関数である。第２に、式（７）（ｂ）に於て、Ｃ1が
Ｇ1、Ｐ1及びＣ0の関数として計算され、かつ式（７）
（ｃ）に於て、Ｃ2がＧ2、Ｐ2、Ｃ1の関数として計算さ
れる点に注意を要する。しかし、Ｃ1がＣ0を用いて解か
れているので、Ｃ2もＣ0を用いて解くことができる。
示されるように、先の桁上げ値ではなくＡi及びＢiのみ
の関数である。第２に、式（７）（ｂ）に於て、Ｃ1が
Ｇ1、Ｐ1及びＣ0の関数として計算され、かつ式（７）
（ｃ）に於て、Ｃ2がＧ2、Ｐ2、Ｃ1の関数として計算さ
れる点に注意を要する。しかし、Ｃ1がＣ0を用いて解か
れているので、Ｃ2もＣ0を用いて解くことができる。
【００２２】式（７）（ｄ）及びより一般的な式（６）
に注目することによって、各Ｃｉが幾つかのＧi、Ｐi及
びＣ0の関数であることが分かる。図３に示されるよう
に、下位ビットは、桁上げビットの計算のためではな
く、合計値の計算のためにのみ次位のビットに供給され
る。各桁上げビットが幾つかのＧi 、Ｐi 及びＣ0 の関
数であることから、各桁上げビットは最下位ビット以外
のいかなるビットのキャリーアウトにも依存しない。従
ってルックアヘッド桁上げ回路の桁上げ伝搬遅れは、加
えられるビットの数に依存する。
に注目することによって、各Ｃｉが幾つかのＧi、Ｐi及
びＣ0の関数であることが分かる。図３に示されるよう
に、下位ビットは、桁上げビットの計算のためではな
く、合計値の計算のためにのみ次位のビットに供給され
る。各桁上げビットが幾つかのＧi 、Ｐi 及びＣ0 の関
数であることから、各桁上げビットは最下位ビット以外
のいかなるビットのキャリーアウトにも依存しない。従
ってルックアヘッド桁上げ回路の桁上げ伝搬遅れは、加
えられるビットの数に依存する。
【００２３】図３及び図１の第１ａ図に関して、加算器
段の発生出力Ｇi及び伝搬出力Ｐiに於ける有効な信号の
出現に対する入力信号Ａ及びＢの印加による遅れは、１
ゲート（これは第１ａ図から識別することができる）で
ある。図３に於て、ルックアヘッド桁上げ回路の桁上げ
レストア部分によって付加される遅れは２ゲートであ
り、それによって、最後のキャリーアウトビットが使用
可能になるまで入力信号の前記加算器への印加による全
遅れが３ゲートになる。この関係は、加えられるビット
の数に依存しない。多ビット加算器回路については、遅
れが従来のリプル桁上げ加算器回路の遅れより大幅に少
なくなる。しかしながら、段の数が増えるにつれて、コ
ンポーネントの数が大幅に増加する。ルックアヘッド桁
上げ論理は、従来のリプル桁上げ加算器が多ビット加算
器の段を実行するために必要な場合より多くのコンポー
ネントを必要とする。これは、より速い桁上げ伝搬に
は、より高いコンポーネント密度が必要であるという考
えを示唆している。
段の発生出力Ｇi及び伝搬出力Ｐiに於ける有効な信号の
出現に対する入力信号Ａ及びＢの印加による遅れは、１
ゲート（これは第１ａ図から識別することができる）で
ある。図３に於て、ルックアヘッド桁上げ回路の桁上げ
レストア部分によって付加される遅れは２ゲートであ
り、それによって、最後のキャリーアウトビットが使用
可能になるまで入力信号の前記加算器への印加による全
遅れが３ゲートになる。この関係は、加えられるビット
の数に依存しない。多ビット加算器回路については、遅
れが従来のリプル桁上げ加算器回路の遅れより大幅に少
なくなる。しかしながら、段の数が増えるにつれて、コ
ンポーネントの数が大幅に増加する。ルックアヘッド桁
上げ論理は、従来のリプル桁上げ加算器が多ビット加算
器の段を実行するために必要な場合より多くのコンポー
ネントを必要とする。これは、より速い桁上げ伝搬に
は、より高いコンポーネント密度が必要であるという考
えを示唆している。
【００２４】図４は、加算器を実行するための回路コン
ポーネントの別の実施例を示している。図４の加算器は
非常に高速であるが、図３の加算器と同様に多数のコン
ポーネントを使用する。同様に、より高速の桁上げ論理
には、より高いコンポーネント密度が必要となる。
ポーネントの別の実施例を示している。図４の加算器は
非常に高速であるが、図３の加算器と同様に多数のコン
ポーネントを使用する。同様に、より高速の桁上げ論理
には、より高いコンポーネント密度が必要となる。
【００２５】米国カリフォルニア州 95124・サンノゼ・
ロジックドライブ ２１００に所在するジリンクス・イ
ンコーポレイテッドから入手可能な「ザ・プログラマブ
ル・ゲート・アレイ・データ・ブック」（The Programm
able Gate Array Data Book ）（著作権１９８９年）の
第６−３０頁乃至６−４４頁には、従来のジリンクス・
インコーポレイテッドのプログラマブル論理デバイスに
於て実行可能な様々な加算器及び計数器が示されてい
る。前記ジリンクス・インコーポレイテッドのデータブ
ックの上述した頁を、本明細書に於て参照することがで
きる。当該著作権の保持者であるジリンクス・インコー
ポレイテッドは、本願出願に関連して当該関連頁を複製
することに異議は申し立てないが、全ての著作権が同社
に帰属することをここに明記する。
ロジックドライブ ２１００に所在するジリンクス・イ
ンコーポレイテッドから入手可能な「ザ・プログラマブ
ル・ゲート・アレイ・データ・ブック」（The Programm
able Gate Array Data Book ）（著作権１９８９年）の
第６−３０頁乃至６−４４頁には、従来のジリンクス・
インコーポレイテッドのプログラマブル論理デバイスに
於て実行可能な様々な加算器及び計数器が示されてい
る。前記ジリンクス・インコーポレイテッドのデータブ
ックの上述した頁を、本明細書に於て参照することがで
きる。当該著作権の保持者であるジリンクス・インコー
ポレイテッドは、本願出願に関連して当該関連頁を複製
することに異議は申し立てないが、全ての著作権が同社
に帰属することをここに明記する。
【００２６】図４の加算器が、ジリンクス・インコーポ
レイテッドの前記データブックの第６−３０頁に示され
ている。図５は、同様に前記データブックの第６−３４
頁に示される計数器を示している。従来のジリンクス・
インコーポレイテッドのデバイスでは、合計値の計算に
１個の関数発生器が必要であり、かつ桁上げ関数の計算
に別個の関数発生器が必要である。一般に、２個の関数
発生器がジリンクス・インコーポレイテッドの従来のコ
ンフィグラブル論理アレイの１個の論理ブロック内に組
み込まれている。
レイテッドの前記データブックの第６−３０頁に示され
ている。図５は、同様に前記データブックの第６−３４
頁に示される計数器を示している。従来のジリンクス・
インコーポレイテッドのデバイスでは、合計値の計算に
１個の関数発生器が必要であり、かつ桁上げ関数の計算
に別個の関数発生器が必要である。一般に、２個の関数
発生器がジリンクス・インコーポレイテッドの従来のコ
ンフィグラブル論理アレイの１個の論理ブロック内に組
み込まれている。
【００２７】従って、図４及び図５双方の加算器回路で
は、他のジリンクス・インコーポレイテッドの従来の加
算器回路と同様に、加算器または計数器の各段を実行す
るために概ね１個の論理ブロックが必要である。
は、他のジリンクス・インコーポレイテッドの従来の加
算器回路と同様に、加算器または計数器の各段を実行す
るために概ね１個の論理ブロックが必要である。
【００２８】
【課題を解決するための手段】本発明によれば、コンフ
ィグラブル論理ブロックを有するプログラマブル論理デ
バイスは高速桁上げ論理を実行するための回路を備え
る。この高速桁上げ論理回路は、加算器、減算器、累算
器及び桁上げ論理を使用する他の機能を実行する際に有
用である。
ィグラブル論理ブロックを有するプログラマブル論理デ
バイスは高速桁上げ論理を実行するための回路を備え
る。この高速桁上げ論理回路は、加算器、減算器、累算
器及び桁上げ論理を使用する他の機能を実行する際に有
用である。
【００２９】更に、好適な実施例では、本発明によって
提供される回路が、コンフィグラブル論理アレイ内の専
用ハードウェア及び専用接続回路に具現化される。この
専用回路によって、桁上げ信号の伝搬速度及び桁上げ論
理を使用する論理関数の密度を改良することができる。
好適実施例では、桁上げ論理を使用する回路が従来技術
より約４倍高速であり、約半数の論理ブロックで実現す
ることができ、かつ汎用論理資源を他の機能のために空
けて置くことができる。また、好適実施例によって、定
数を供給するための配線回路を用いることなく変数に定
数を加算しまたは減算することが可能になる。
提供される回路が、コンフィグラブル論理アレイ内の専
用ハードウェア及び専用接続回路に具現化される。この
専用回路によって、桁上げ信号の伝搬速度及び桁上げ論
理を使用する論理関数の密度を改良することができる。
好適実施例では、桁上げ論理を使用する回路が従来技術
より約４倍高速であり、約半数の論理ブロックで実現す
ることができ、かつ汎用論理資源を他の機能のために空
けて置くことができる。また、好適実施例によって、定
数を供給するための配線回路を用いることなく変数に定
数を加算しまたは減算することが可能になる。
【００３０】本発明は、次の２つの論理的に等価な桁上
げ関数の一方をブール関数に簡単化して利用している。
げ関数の一方をブール関数に簡単化して利用している。
【００３１】
【数５】
【００３２】本発明によって供給される回路の伝搬遅れ
は、リプル桁上げ加算器よりも加えられるビットの数に
依存する程度が低く、論理ブロック毎の遅れ（２ビッ
ト）が概ね２個のインバータの遅れである。更に、本発
明はより少ない数のコンポーネントを用いて、従来の全
加算器の桁上げ論理またはルックアヘッド桁上げ論理の
いずれの場合より高速の桁上げ論理を達成する。本発明
によれば、加算器は従来のリプル桁上げ加算器の遅れの
半分またはそれより少ない遅れで実行することができ
る。桁上げ論理ハードウェアを汎用論理ブロックと共に
コンフィグラブル論理アレイ内に組み込んだ場合には、
高速桁上げ論理回路が隣接する論理ブロックの桁上げ入
力と桁上げ出力との間に専用配線構造を有すると好都合
であり、それが更に性能を向上させる。
は、リプル桁上げ加算器よりも加えられるビットの数に
依存する程度が低く、論理ブロック毎の遅れ（２ビッ
ト）が概ね２個のインバータの遅れである。更に、本発
明はより少ない数のコンポーネントを用いて、従来の全
加算器の桁上げ論理またはルックアヘッド桁上げ論理の
いずれの場合より高速の桁上げ論理を達成する。本発明
によれば、加算器は従来のリプル桁上げ加算器の遅れの
半分またはそれより少ない遅れで実行することができ
る。桁上げ論理ハードウェアを汎用論理ブロックと共に
コンフィグラブル論理アレイ内に組み込んだ場合には、
高速桁上げ論理回路が隣接する論理ブロックの桁上げ入
力と桁上げ出力との間に専用配線構造を有すると好都合
であり、それが更に性能を向上させる。
【００３３】
【実施例】本発明の好適実施例を図６及び図７に関連し
て説明する。
て説明する。
【００３４】図７の真理値表は、加えられる２個の単ビ
ット、キャリーインビット及びキャリーアウトビット間
の論理関係を示している。この真理値表を詳細に分析す
ることによって有効なパターンが明らかになった。Ａ及
びＢが等しい（線１、２、２、７及び８）場合には、キ
ャリーアウトＣoutビットの値がＡの値及びＢの値であ
る。他方、Ａ及びＢが等しくない場合（線３〜６）に
は、キャリーアウトＣoutビットの値がキャリーインＣ
inビットの値である。２つの等価なブール論理式がこの
パターンで表すことができる。
ット、キャリーインビット及びキャリーアウトビット間
の論理関係を示している。この真理値表を詳細に分析す
ることによって有効なパターンが明らかになった。Ａ及
びＢが等しい（線１、２、２、７及び８）場合には、キ
ャリーアウトＣoutビットの値がＡの値及びＢの値であ
る。他方、Ａ及びＢが等しくない場合（線３〜６）に
は、キャリーアウトＣoutビットの値がキャリーインＣ
inビットの値である。２つの等価なブール論理式がこの
パターンで表すことができる。
【００３５】
【数６】
【００３６】図６の回路が式（１０）を実行する。この
回路によって２つの条件が満足される。Ａ及びＢが等し
くない場合には、キャリーイン端子に於ける信号がキャ
リーアウトに送られ、かつＡ及びＢが等しい場合には、
Ａの信号が前記キャリーアウト端子に送られる。
回路によって２つの条件が満足される。Ａ及びＢが等し
くない場合には、キャリーイン端子に於ける信号がキャ
リーアウトに送られ、かつＡ及びＢが等しい場合には、
Ａの信号が前記キャリーアウト端子に送られる。
【００３７】図６に示されるように、加えられる２個の
単ビットＡ及びＢがＸＯＲゲート５１の２個の入力端子
に印加される。Ａ及びＢが等しい場合には、ＸＯＲゲー
ト５１からの低レベル出力信号がパストランジスタＴ１
をオンにし、かつパストランジスタＴ２をオフにして、
Ａからキャリーアウト端子Ｃoutへの信号の通過を可能
にする。Ａ及びＢが等しくない場合には、ＸＯＲゲート
５１の出力が高く、それによってパストランジスタＴ２
がオンにかつパストランジスタＴ１がオフになる。次
に、これによってキャリーイン端子Ｃin上の信号をキャ
リーアウト端子Ｃoutに通過させることが可能になる。
単ビットＡ及びＢがＸＯＲゲート５１の２個の入力端子
に印加される。Ａ及びＢが等しい場合には、ＸＯＲゲー
ト５１からの低レベル出力信号がパストランジスタＴ１
をオンにし、かつパストランジスタＴ２をオフにして、
Ａからキャリーアウト端子Ｃoutへの信号の通過を可能
にする。Ａ及びＢが等しくない場合には、ＸＯＲゲート
５１の出力が高く、それによってパストランジスタＴ２
がオンにかつパストランジスタＴ１がオフになる。次
に、これによってキャリーイン端子Ｃin上の信号をキャ
リーアウト端子Ｃoutに通過させることが可能になる。
【００３８】図８は、全加算器に於て実行される本発明
の第１実施例を示している。図２及び図８を比較するこ
とによって、上述した高速桁上げ論理によって従来のリ
プル桁上げ加算器より高速度で桁上げ信号を伝搬できる
ことが理解される。図８は、本発明により構成される全
加算器回路の１個の段を示している。桁上げ伝搬は、図
６に関して上述したように制御される。図２に示しかつ
上述したように、従来のリプル桁上げ加算器の伝搬遅れ
は、１ＡＮＤゲート＋加えられるビット対毎に１ＯＲゲ
ート＋１ＸＯＲゲートである。
の第１実施例を示している。図２及び図８を比較するこ
とによって、上述した高速桁上げ論理によって従来のリ
プル桁上げ加算器より高速度で桁上げ信号を伝搬できる
ことが理解される。図８は、本発明により構成される全
加算器回路の１個の段を示している。桁上げ伝搬は、図
６に関して上述したように制御される。図２に示しかつ
上述したように、従来のリプル桁上げ加算器の伝搬遅れ
は、１ＡＮＤゲート＋加えられるビット対毎に１ＯＲゲ
ート＋１ＸＯＲゲートである。
【００３９】対称的に、図８に示されるように、本発明
による回路の最悪の場合の遅れは、入力信号のいずれ
か、この実施例ではＢiがキャリーアウト信号に伝搬さ
れる際、即ち前記信号がＸＯＲゲート９１及びインバー
タ９２の中を伝搬してパストランジスタ９３をオンにす
る場合に生じる。これは、同時に加えられる全ビットに
ついて生じる。トランジスタ９４のような長い一連のト
ランジスタの中を伝搬する桁上げ信号の伝搬遅れによっ
て、加算の結果を発生させるためのゲート遅れと比較し
て最小限度の時間のみが付加される。図８に示されるよ
うな４個の全加算器回路がカスケード接続されているな
らば、最悪の場合に、出力信号Ｃoutが、ＸＯＲゲート
遅れプラス４個のパストランジスタに於ける非常に小さ
い伝搬遅れの後に入手可能となる。
による回路の最悪の場合の遅れは、入力信号のいずれ
か、この実施例ではＢiがキャリーアウト信号に伝搬さ
れる際、即ち前記信号がＸＯＲゲート９１及びインバー
タ９２の中を伝搬してパストランジスタ９３をオンにす
る場合に生じる。これは、同時に加えられる全ビットに
ついて生じる。トランジスタ９４のような長い一連のト
ランジスタの中を伝搬する桁上げ信号の伝搬遅れによっ
て、加算の結果を発生させるためのゲート遅れと比較し
て最小限度の時間のみが付加される。図８に示されるよ
うな４個の全加算器回路がカスケード接続されているな
らば、最悪の場合に、出力信号Ｃoutが、ＸＯＲゲート
遅れプラス４個のパストランジスタに於ける非常に小さ
い伝搬遅れの後に入手可能となる。
【００４０】図９に示されるように、長い線（おおよそ
４ビットについて４ゲート遅れ）に於て信号の品質を維
持するために、好適実施例では２ビット毎に追加の２ゲ
ート遅れがインバータＩ１０１及びＩ１０２によって追
加される。対称的に、図２に示されるような４個のカス
ケード接続された従来のリプル桁上げ全加算器の出力信
号Ｃoutは、１個のＸＯＲゲート、４個のＡＮＤゲート
及び４個のＯＲゲートを通過するまで（９ゲート遅れ）
使用できない。更に、図３に示されるようなルックアヘ
ッド桁上げ回路が非常に高密度のコンポーネントによっ
てのみ高速での桁上げ伝搬を達成するのに対して、本発
明では、従来のリプル桁上げ加算器以上のコンポーネン
トを必要としない。
４ビットについて４ゲート遅れ）に於て信号の品質を維
持するために、好適実施例では２ビット毎に追加の２ゲ
ート遅れがインバータＩ１０１及びＩ１０２によって追
加される。対称的に、図２に示されるような４個のカス
ケード接続された従来のリプル桁上げ全加算器の出力信
号Ｃoutは、１個のＸＯＲゲート、４個のＡＮＤゲート
及び４個のＯＲゲートを通過するまで（９ゲート遅れ）
使用できない。更に、図３に示されるようなルックアヘ
ッド桁上げ回路が非常に高密度のコンポーネントによっ
てのみ高速での桁上げ伝搬を達成するのに対して、本発
明では、従来のリプル桁上げ加算器以上のコンポーネン
トを必要としない。
【００４１】図９には、関数発生器、マルチプレクサ、
メモリセル及び他用途の回路を構成する際に使用される
追加の論理ゲートを有する回路に高速桁上げ論理を組み
込んだ回路が示されている。
メモリセル及び他用途の回路を構成する際に使用される
追加の論理ゲートを有する回路に高速桁上げ論理を組み
込んだ回路が示されている。
【００４２】入力端子Ｆ１及びＦ２によって、それぞれ
入力信号Ａ０及びＢ０が供給される。関数発生器Ｆ、Ｘ
ＮＯＲゲートＸ１０１、メモリセルＣＬ０、ＣＬ１、マ
ルチプレクサＭ２及び第３の入力端子Ｆ３が共働して、
前記回路を選択的に加算器または減算器として機能させ
るように動作する。図示されない記憶セルが関数発生器
Ｆからの出力信号Ｓ0を受け取るような実施例によっ
て、前記回路を同様に累算器または計数器として機能さ
せることができる。ＸＮＯＲゲートＸ１０１の一方の入
力がＭ２の出力であり、他方の入力がＮＯＲゲートＮ２
０１の出力である。ＮＯＲゲートＮ２０１への２個の前
記入力が、入力端子Ｆ２への信号の補数及びメモリセル
ＣＬ７に於ける値の補数である。前記回路が多ビット加
算器に於ける中間段として機能するために、メモリセル
ＣＬ７は低レベル信号をＮＯＲゲートＮ２０１に入力す
るように設定される。この結果として、ＮＯＲゲートＮ
２０１の出力が入力端子Ｆ２に於ける信号となる。
入力信号Ａ０及びＢ０が供給される。関数発生器Ｆ、Ｘ
ＮＯＲゲートＸ１０１、メモリセルＣＬ０、ＣＬ１、マ
ルチプレクサＭ２及び第３の入力端子Ｆ３が共働して、
前記回路を選択的に加算器または減算器として機能させ
るように動作する。図示されない記憶セルが関数発生器
Ｆからの出力信号Ｓ0を受け取るような実施例によっ
て、前記回路を同様に累算器または計数器として機能さ
せることができる。ＸＮＯＲゲートＸ１０１の一方の入
力がＭ２の出力であり、他方の入力がＮＯＲゲートＮ２
０１の出力である。ＮＯＲゲートＮ２０１への２個の前
記入力が、入力端子Ｆ２への信号の補数及びメモリセル
ＣＬ７に於ける値の補数である。前記回路が多ビット加
算器に於ける中間段として機能するために、メモリセル
ＣＬ７は低レベル信号をＮＯＲゲートＮ２０１に入力す
るように設定される。この結果として、ＮＯＲゲートＮ
２０１の出力が入力端子Ｆ２に於ける信号となる。
【００４３】前記回路がインクレメントモードまたはデ
ィクレメントモードで機能するかどうかを制御するため
に、マルチプレクサＭ２が、ＮＯＲゲートＮ２０１によ
って供給される信号がＸＮＯＲゲートＸ１０１によって
反転されるかどうかを決定する。マルチプレクサＭ２に
よって供給される値が、メモリセルＣＬ０によって制御
されるようなメモリセルＣＬ１またはＦ３によって供給
される。メモリセルＣＬ１が一般に固定値を供給するた
めに使用されるのに対して、Ｆ３は動的に変化する信号
を供給する。
ィクレメントモードで機能するかどうかを制御するため
に、マルチプレクサＭ２が、ＮＯＲゲートＮ２０１によ
って供給される信号がＸＮＯＲゲートＸ１０１によって
反転されるかどうかを決定する。マルチプレクサＭ２に
よって供給される値が、メモリセルＣＬ０によって制御
されるようなメモリセルＣＬ１またはＦ３によって供給
される。メモリセルＣＬ１が一般に固定値を供給するた
めに使用されるのに対して、Ｆ３は動的に変化する信号
を供給する。
【００４４】マルチプレクサＭ２によって前記回路がイ
ンクレメントモードで機能する場合には、信号Ｂ０がＸ
ＮＯＲゲートＸ１０１を介してＸＮＯＲゲートＸ１０３
に伝搬される。ＸＮＯＲゲートの真理値表は、ＸＮＯＲ
ゲートの一端子に於ける入力信号が、他方の入力端子に
於ける信号が高い場合に前記ＸＮＯＲゲートの出力へ送
られることを示している。従って、Ｍ２の入力が高い
と、前記桁上げ論理はインクレメントモードで機能す
る。
ンクレメントモードで機能する場合には、信号Ｂ０がＸ
ＮＯＲゲートＸ１０１を介してＸＮＯＲゲートＸ１０３
に伝搬される。ＸＮＯＲゲートの真理値表は、ＸＮＯＲ
ゲートの一端子に於ける入力信号が、他方の入力端子に
於ける信号が高い場合に前記ＸＮＯＲゲートの出力へ送
られることを示している。従って、Ｍ２の入力が高い
と、前記桁上げ論理はインクレメントモードで機能す
る。
【００４５】しかしながらマルチプレクサＭ２の出力が
低いと、信号Ｂ０はＸＮＯＲゲートＸ１０１によって反
転され、かつ前記回路の桁上げ論理はディクレメントモ
ードで機能する。更に、インクレメントモード・ディク
レメントモードを選択するための専用信号がＦ３端子に
発生する場合には、この信号が同様に関数発生器Ｆに印
加されて、関数発生器Ｆに於て実行される合計論理が同
様にそれに従ってインクレメントモードまたはディクレ
メントモードで機能する。
低いと、信号Ｂ０はＸＮＯＲゲートＸ１０１によって反
転され、かつ前記回路の桁上げ論理はディクレメントモ
ードで機能する。更に、インクレメントモード・ディク
レメントモードを選択するための専用信号がＦ３端子に
発生する場合には、この信号が同様に関数発生器Ｆに印
加されて、関数発生器Ｆに於て実行される合計論理が同
様にそれに従ってインクレメントモードまたはディクレ
メントモードで機能する。
【００４６】最初に前記回路が加算器としてまたはイン
クレメンタとして使用されているか、及びマルチプレク
サＭ２によって高レベルの信号が供給され、それによっ
て入力Ｂ０がＸＮＯＲゲートＸ１０３の入力に送られて
いるかを考える。
クレメンタとして使用されているか、及びマルチプレク
サＭ２によって高レベルの信号が供給され、それによっ
て入力Ｂ０がＸＮＯＲゲートＸ１０３の入力に送られて
いるかを考える。
【００４７】第２群のメモリセルＣＬ２〜ＣＬ５及びＣ
Ｌ７が一体的に機能して、図９の回路に幾つかの機能を
実行させることができる。この回路が多ビット加算器の
中間段として動作するために、メモリセルＣＬ３、ＣＬ
４ＣＬ５が高レベルに設定される。このようにして、Ｘ
１０３及びＩ１０４の組合わせが図８のＸＯＲゲート９
１と等価のＸＯＲゲートとして機能し、それによってＸ
ＮＯＲゲートＸ１０３の出力がインバータＩ１０４の中
を通過する。メモリセルＣＬ４を高レベルに設定するこ
とによって、端子Ｆ１からの信号が線１０５上に供給さ
れる。このような構成では、図９のＦ段が図６及び図８
の桁上げ回路と等価である。端子Ｆ１からの信号は、図
８のトランジスタ９３と等価であるトランジスタＴ１０
２がＢ0と等しいＡ0に応答してオンになった場合に、キ
ャリーインＣiに伝搬する。メモリセルＣＬ５を高レベ
ルに設定することによって、メモリセルＣＬ７に於ける
値が同時に線１０５に伝搬することが回避される。
Ｌ７が一体的に機能して、図９の回路に幾つかの機能を
実行させることができる。この回路が多ビット加算器の
中間段として動作するために、メモリセルＣＬ３、ＣＬ
４ＣＬ５が高レベルに設定される。このようにして、Ｘ
１０３及びＩ１０４の組合わせが図８のＸＯＲゲート９
１と等価のＸＯＲゲートとして機能し、それによってＸ
ＮＯＲゲートＸ１０３の出力がインバータＩ１０４の中
を通過する。メモリセルＣＬ４を高レベルに設定するこ
とによって、端子Ｆ１からの信号が線１０５上に供給さ
れる。このような構成では、図９のＦ段が図６及び図８
の桁上げ回路と等価である。端子Ｆ１からの信号は、図
８のトランジスタ９３と等価であるトランジスタＴ１０
２がＢ0と等しいＡ0に応答してオンになった場合に、キ
ャリーインＣiに伝搬する。メモリセルＣＬ５を高レベ
ルに設定することによって、メモリセルＣＬ７に於ける
値が同時に線１０５に伝搬することが回避される。
【００４８】メモリセルＣＬ３を低レベルに設定するこ
とによって、トランジスタＴ１０１及びＴ１０２がメモ
リセルＣＬ２内の信号によって制御されるようにする。
ＣＬ２が高レベルであれば、トランジスタＴ１０１がオ
ンになり、Ｃi-1をＣiに伝搬させる。このようなメモリ
セルＣＬ２及びＣＬ３の構成によって、桁上げ信号Ｃ
i-1はＦ段の前記桁上げ論理をスキップすることができ
る。このように特定の段の桁上げ論理をスキップするこ
とは、レイアウト上の制限によって加算器または計数器
等に於ける段以外の何かのために使用されるべき論理ブ
ロックの特定の段が必要な場合に有用なことがある。
とによって、トランジスタＴ１０１及びＴ１０２がメモ
リセルＣＬ２内の信号によって制御されるようにする。
ＣＬ２が高レベルであれば、トランジスタＴ１０１がオ
ンになり、Ｃi-1をＣiに伝搬させる。このようなメモリ
セルＣＬ２及びＣＬ３の構成によって、桁上げ信号Ｃ
i-1はＦ段の前記桁上げ論理をスキップすることができ
る。このように特定の段の桁上げ論理をスキップするこ
とは、レイアウト上の制限によって加算器または計数器
等に於ける段以外の何かのために使用されるべき論理ブ
ロックの特定の段が必要な場合に有用なことがある。
【００４９】メモリセルＣＬ３が低レベルのままでメモ
リセルＣＬ２が低レベルに設定されたならば、トランジ
スタＴ１０１がオフになりかつトランジスタＴ１０２が
オンになる。トランジスタＴ１０２がオンのとき、線１
０５上の信号はＣｉに伝搬される。線１０５上の信号
は、インバータＩ１０５、Ｉ１０６と共に３対１マルチ
プレクサＭ１０１を形成するメモリセルＣＬ４、ＣＬ５
及びＣＬ７によって制御される。マルチプレクサＭ１０
１は、３個の信号、即ち端子Ｆ１上の信号、端子Ｆ３上
の信号の補数Ｆ３*（ここで、Ｆ３*は便宜上
リセルＣＬ２が低レベルに設定されたならば、トランジ
スタＴ１０１がオフになりかつトランジスタＴ１０２が
オンになる。トランジスタＴ１０２がオンのとき、線１
０５上の信号はＣｉに伝搬される。線１０５上の信号
は、インバータＩ１０５、Ｉ１０６と共に３対１マルチ
プレクサＭ１０１を形成するメモリセルＣＬ４、ＣＬ５
及びＣＬ７によって制御される。マルチプレクサＭ１０
１は、３個の信号、即ち端子Ｆ１上の信号、端子Ｆ３上
の信号の補数Ｆ３*（ここで、Ｆ３*は便宜上
【００５０】
【外１】
【００５１】を置き換えたものである。）、またはメモ
リセルＣＬ７内の信号のいずれが線１０５上の供給され
るかを制御する。ここで、Ｆ３の信号をマルチプレクサ
Ｍ２またはマルチプレクサＭ１０１によって使用できる
点に注意する。
リセルＣＬ７内の信号のいずれが線１０５上の供給され
るかを制御する。ここで、Ｆ３の信号をマルチプレクサ
Ｍ２またはマルチプレクサＭ１０１によって使用できる
点に注意する。
【００５２】 先に述べたように、前記Ｆ段が多ビット
加算器に於ける中間段として動作する場合、メモリセル
は端子Ｆ１の信号を線１０５に供給するようにプログラ
ムされる。更に、線Ｆ１及びＦ２への入力Ａ０及びＢ０
の関数であるように設定されるＸＮＯＲゲートＸ１０３
によって供給される値によってキャリーイン信号Ｃ
ｉ−１またはＦ１上の値のいずれが伝搬されるかが決定
されるように、ＣＬ３が高レベルに設定される。
加算器に於ける中間段として動作する場合、メモリセル
は端子Ｆ１の信号を線１０５に供給するようにプログラ
ムされる。更に、線Ｆ１及びＦ２への入力Ａ０及びＢ０
の関数であるように設定されるＸＮＯＲゲートＸ１０３
によって供給される値によってキャリーイン信号Ｃ
ｉ−１またはＦ１上の値のいずれが伝搬されるかが決定
されるように、ＣＬ３が高レベルに設定される。
【００５３】前記Ｆ段が多ビット加算器の最下位ビット
を加えるためには、論理０をCarry-InTまたはCarry-InB
の一方に供給しかつメモリセルＭＣが前記信号を伝搬す
るように設定することによって、前記キャリーインを０
にプリセットすることができる。この論理０信号の発生
については、図１０を用いて以下に説明する。
を加えるためには、論理０をCarry-InTまたはCarry-InB
の一方に供給しかつメモリセルＭＣが前記信号を伝搬す
るように設定することによって、前記キャリーインを０
にプリセットすることができる。この論理０信号の発生
については、図１０を用いて以下に説明する。
【００５４】これに代えて、前記Ｇ段のキャリーイン信
号Ｃiをプリセットするために、端子Ｆ３*の信号、メモ
リセルＣＬ７の信号または端子Ｆ１の信号のいずれかを
使用することができる。信号Ｆ３*は、メモリセルＣＬ
５を高レベルにかつＣＬ４を低レベルに設定することに
よって線１０５上に供給されるように選択され、かつＣ
Ｌ７の信号はＣＬ４及びＣＬ５双方を低レベルに設定す
ることによって選択される。また、Ｆ１入力端子は、最
低次ビットが前記Ｇ段で計算される場合に、Ｇi信号を
プリセットするために使用することができる。Ｆ１は、
Ｆ関数発生器へのＦ１入力が必要とされない場合に使用
することができる。Ｆ１をＣiをプリセットするための
入力として用いるためには、高レベル信号がメモリセル
ＣＬ４及びＣＬ５に記憶される。更に、メモリセルＣＬ
３が低レベルに設定されかつＣＬ２が低レベルに設定さ
れて、トランジスタＴ１０１をオフにしかつトランジス
タＴ１０２をオンにすることによって、線１０５上の信
号がＣiに伝搬する。
号Ｃiをプリセットするために、端子Ｆ３*の信号、メモ
リセルＣＬ７の信号または端子Ｆ１の信号のいずれかを
使用することができる。信号Ｆ３*は、メモリセルＣＬ
５を高レベルにかつＣＬ４を低レベルに設定することに
よって線１０５上に供給されるように選択され、かつＣ
Ｌ７の信号はＣＬ４及びＣＬ５双方を低レベルに設定す
ることによって選択される。また、Ｆ１入力端子は、最
低次ビットが前記Ｇ段で計算される場合に、Ｇi信号を
プリセットするために使用することができる。Ｆ１は、
Ｆ関数発生器へのＦ１入力が必要とされない場合に使用
することができる。Ｆ１をＣiをプリセットするための
入力として用いるためには、高レベル信号がメモリセル
ＣＬ４及びＣＬ５に記憶される。更に、メモリセルＣＬ
３が低レベルに設定されかつＣＬ２が低レベルに設定さ
れて、トランジスタＴ１０１をオフにしかつトランジス
タＴ１０２をオンにすることによって、線１０５上の信
号がＣiに伝搬する。
【００５５】３対１マルチプレクサＭ１０１の一部分と
して機能することに加えて、メモリセルＣＬ７は、ＮＯ
ＲゲートＮ２０１及びＮ２０２への一方の入力を制御す
る。前記Ｆ段が端子Ｆ１及びＦ２に値Ａ0及びＢ0を加え
るための多ビット加算器に於ける中間段として機能する
ためには、メモリセルＣＬ７を高レベルに設定すること
によって、ＮＯＲゲートＮ２０１の出力が入力端子Ｆ２
への信号となる。Ｆ１の入力値Ａ0に定数を加えるため
に、メモリセルＣＬ７が低レベルに設定される。これが
ＮＯＲゲートＮ２０１の入力を高レベルにし、それによ
ってＮ２０１の出力が低レベルになり、かつマルチプレ
クサＭ２によって加数が選択されるようになる。
して機能することに加えて、メモリセルＣＬ７は、ＮＯ
ＲゲートＮ２０１及びＮ２０２への一方の入力を制御す
る。前記Ｆ段が端子Ｆ１及びＦ２に値Ａ0及びＢ0を加え
るための多ビット加算器に於ける中間段として機能する
ためには、メモリセルＣＬ７を高レベルに設定すること
によって、ＮＯＲゲートＮ２０１の出力が入力端子Ｆ２
への信号となる。Ｆ１の入力値Ａ0に定数を加えるため
に、メモリセルＣＬ７が低レベルに設定される。これが
ＮＯＲゲートＮ２０１の入力を高レベルにし、それによ
ってＮ２０１の出力が低レベルになり、かつマルチプレ
クサＭ２によって加数が選択されるようになる。
【００５６】メモリセルＣＬ０によって、ＸＮＯＲゲー
トＸ１０３によって端子Ｆ１のＡ0に加えられるべき出
力を発生させるために、ＸＮＯＲゲートＸ１０１にメモ
リセルＣＬ１の値またはＦ３の値のいずれを印加するか
を、マルチプレクサＭ２が決定するようにすることがで
きる。従って、メモリセルＣＬ７を低レベルにプログラ
ムすることによって、図示されない他の論理回路に信号
を搬送するために必要とされ、端子Ｆ２が接続される接
続資源を用いることを必要とせずに、或るビットを入力
値に加えられる定数値にプログラムすることができる。
トＸ１０３によって端子Ｆ１のＡ0に加えられるべき出
力を発生させるために、ＸＮＯＲゲートＸ１０１にメモ
リセルＣＬ１の値またはＦ３の値のいずれを印加するか
を、マルチプレクサＭ２が決定するようにすることがで
きる。従って、メモリセルＣＬ７を低レベルにプログラ
ムすることによって、図示されない他の論理回路に信号
を搬送するために必要とされ、端子Ｆ２が接続される接
続資源を用いることを必要とせずに、或るビットを入力
値に加えられる定数値にプログラムすることができる。
【００５７】図９に於けるメモリセルの全ての論理値の
組合わせが受け入れ可能な訳ではない。例えば、マルチ
プレクサＭ１０１内に於て、メモリセルＣＬ４が高レベ
ルでありかつメモリセルＣＬ５が低レベルであれば、高
低両信号が同時に線１０５に供給され得るので、コンテ
ンションの可能性がある。このようなコンテンションを
防止するために、前記メモリセルをプログラムするため
のソフトウェアは、このような組合わせを防止するよう
にプログラムすることができる。これに代えて、別のメ
モリセルを追加して、線１０５に供給されるべき２個の
信号のいずれか一方のみを選択することができる。
組合わせが受け入れ可能な訳ではない。例えば、マルチ
プレクサＭ１０１内に於て、メモリセルＣＬ４が高レベ
ルでありかつメモリセルＣＬ５が低レベルであれば、高
低両信号が同時に線１０５に供給され得るので、コンテ
ンションの可能性がある。このようなコンテンションを
防止するために、前記メモリセルをプログラムするため
のソフトウェアは、このような組合わせを防止するよう
にプログラムすることができる。これに代えて、別のメ
モリセルを追加して、線１０５に供給されるべき２個の
信号のいずれか一方のみを選択することができる。
【００５８】上述したように、それぞれに多ビット加算
器の１ビットを表わすＦ段及びＧ段の２個の段が、図９
に示されるように一体的にカスケード接続されている。
好適実施例では、論理ブロックがこのようなカスケード
接続された２個の段を有する。即ち単一の論理ブロック
が、桁上げ論理を使用する多ビット機能に於ける２ビッ
トを実行することができる。これが、桁上げ論理を使用
する機能を実行するのに必要なコンポーネントの密度に
於ける顕著な改良点である。対称的に、図５に示される
ように、従来の回路に於ては多ビット計数器が論理ブロ
ック毎に１ビットのみの密度で具体化されている。
器の１ビットを表わすＦ段及びＧ段の２個の段が、図９
に示されるように一体的にカスケード接続されている。
好適実施例では、論理ブロックがこのようなカスケード
接続された２個の段を有する。即ち単一の論理ブロック
が、桁上げ論理を使用する多ビット機能に於ける２ビッ
トを実行することができる。これが、桁上げ論理を使用
する機能を実行するのに必要なコンポーネントの密度に
於ける顕著な改良点である。対称的に、図５に示される
ように、従来の回路に於ては多ビット計数器が論理ブロ
ック毎に１ビットのみの密度で具体化されている。
【００５９】図９のＧ段に関して、該Ｇ段のマルチプレ
クサＭ３が、Ｆ段のキャリーアウト信号Ｃiを、２個の
インバータＩ１０７及びＩ１０８を介して緩衝された後
に受け取る。加算器に於ては、キャリーアウト信号Ｃi
がＧ関数発生器内でそれぞれ端子Ｇ４及びＧ１に存在す
る加数Ａ1及びＢ1と結合されて、合計ビットＳ1を計算
する。また、前記Ｆ段のキャリーアウト信号Ｃiは、前
記Ｇ段の桁上げ論理の構成条件に従って、トランジスタ
Ｔ１０３によって前記Ｇ段のキャリーアウトＣi+1に伝
搬されるように使用することができる。
クサＭ３が、Ｆ段のキャリーアウト信号Ｃiを、２個の
インバータＩ１０７及びＩ１０８を介して緩衝された後
に受け取る。加算器に於ては、キャリーアウト信号Ｃi
がＧ関数発生器内でそれぞれ端子Ｇ４及びＧ１に存在す
る加数Ａ1及びＢ1と結合されて、合計ビットＳ1を計算
する。また、前記Ｆ段のキャリーアウト信号Ｃiは、前
記Ｇ段の桁上げ論理の構成条件に従って、トランジスタ
Ｔ１０３によって前記Ｇ段のキャリーアウトＣi+1に伝
搬されるように使用することができる。
【００６０】前記Ｇ段の大部分の桁上げ論理は前記Ｆ段
の桁上げ論理と同一である。例えば、前記Ｇ段のＸＮＯ
ＲゲートＸ１０２は、前記Ｆ段のＸＮＯＲゲートＸ１０
１と相似的に機能し、かつ同じマルチプレクサＭ２の出
力により制御されて、前記Ｇ段が一方に於て加算器即ち
インクレメンタとして機能するか、または他方に於て減
算器即ちディクレメンタとして機能するかを決定する。
更に、前記Ｇ段のＮＯＲゲートＮ２０２が、一方の入力
がメモリセルＣＬ７により制御されて前記Ｇ段の入力端
子に結合された配線資源を用いることを必要とすること
なく前記Ｇ段の加数を定数にし得るような場合に、前記
Ｆ段のＮＯＲゲートＮ２０１として機能する。
の桁上げ論理と同一である。例えば、前記Ｇ段のＸＮＯ
ＲゲートＸ１０２は、前記Ｆ段のＸＮＯＲゲートＸ１０
１と相似的に機能し、かつ同じマルチプレクサＭ２の出
力により制御されて、前記Ｇ段が一方に於て加算器即ち
インクレメンタとして機能するか、または他方に於て減
算器即ちディクレメンタとして機能するかを決定する。
更に、前記Ｇ段のＮＯＲゲートＮ２０２が、一方の入力
がメモリセルＣＬ７により制御されて前記Ｇ段の入力端
子に結合された配線資源を用いることを必要とすること
なく前記Ｇ段の加数を定数にし得るような場合に、前記
Ｆ段のＮＯＲゲートＮ２０１として機能する。
【００６１】しかしながら、前記Ｆ段に於けるメモリセ
ルＣＬ２及びＣＬ３の代わりに、前記Ｇ段は唯１個のメ
モリセルＣＬ６を有する。メモリセルＣＬ６は、メモリ
セルＣＬ３と同様に機能し、前記Ｇ段が多ビット加算器
に於ける中間段として機能するか、または桁上げ信号が
前記Ｇ段の桁上げ論理をバイパスするかどうかを制御す
る。メモリセルＣＬ６が高レベルの場合には、トランジ
スタＴ１０５がオンになり、前記Ｇ段が多ビット加算器
に於ける中間段として機能する。メモリセルＣＬ６が低
レベルであって、レベル信号をトランジスタＴ１０６を
介してインバータＩ１１０に印加させる場合には、Ｔ１
０３がオンになりかつトランジスタＴ１０４がオフにな
る。トランジスタＴ１０３をオンにすることによって、
Ｃiに於ける桁上げ信号は前記Ｇ段の桁上げ論理にバイ
パスできるようになる。前記Ｆ段の場合のように、前記
Ｇ段または或る論理ブロックに於ける他のいずれかの特
定の段をバイパスするならば、前記Ｇ段を異なる機能に
使用するような設計レイアウトが必要である。
ルＣＬ２及びＣＬ３の代わりに、前記Ｇ段は唯１個のメ
モリセルＣＬ６を有する。メモリセルＣＬ６は、メモリ
セルＣＬ３と同様に機能し、前記Ｇ段が多ビット加算器
に於ける中間段として機能するか、または桁上げ信号が
前記Ｇ段の桁上げ論理をバイパスするかどうかを制御す
る。メモリセルＣＬ６が高レベルの場合には、トランジ
スタＴ１０５がオンになり、前記Ｇ段が多ビット加算器
に於ける中間段として機能する。メモリセルＣＬ６が低
レベルであって、レベル信号をトランジスタＴ１０６を
介してインバータＩ１１０に印加させる場合には、Ｔ１
０３がオンになりかつトランジスタＴ１０４がオフにな
る。トランジスタＴ１０３をオンにすることによって、
Ｃiに於ける桁上げ信号は前記Ｇ段の桁上げ論理にバイ
パスできるようになる。前記Ｆ段の場合のように、前記
Ｇ段または或る論理ブロックに於ける他のいずれかの特
定の段をバイパスするならば、前記Ｇ段を異なる機能に
使用するような設計レイアウトが必要である。
【００６２】前記Ｇ段に於けるマルチプレクサＭ３及び
Ｍ４が接続され、かつ前記Ｆ段のマルチプレクサＭ１及
びＭ２と異なるように使用される。前記Ｆ段のマルチプ
レクサＭ２は、該Ｆ段の桁上げ論理に加えてＧ段の桁上
げ論理がインクレメント・モードまたはディクレメント
・モードで動作するかどうかを制御する。しかしなが
ら、前記Ｇ段はそれ自体が、好適実施例に於て、関数発
生器Ｇに於ける合計論理がインクレメント・モードまた
はディクレメント・モードで実行するかどうかを制御す
るマルチプレクサＭ４を有する。マルチプレクサＭ４
は、このように合計論理を制御するように結線されてい
るが、これはその入力の一方即ちＧ３が、Ｆ関数発生器
のインクレメント・モード／ディクレメント・モードを
制御する対応する入力Ｆ３と同様に、図示されない同じ
接続回路に接続されているからである。
Ｍ４が接続され、かつ前記Ｆ段のマルチプレクサＭ１及
びＭ２と異なるように使用される。前記Ｆ段のマルチプ
レクサＭ２は、該Ｆ段の桁上げ論理に加えてＧ段の桁上
げ論理がインクレメント・モードまたはディクレメント
・モードで動作するかどうかを制御する。しかしなが
ら、前記Ｇ段はそれ自体が、好適実施例に於て、関数発
生器Ｇに於ける合計論理がインクレメント・モードまた
はディクレメント・モードで実行するかどうかを制御す
るマルチプレクサＭ４を有する。マルチプレクサＭ４
は、このように合計論理を制御するように結線されてい
るが、これはその入力の一方即ちＧ３が、Ｆ関数発生器
のインクレメント・モード／ディクレメント・モードを
制御する対応する入力Ｆ３と同様に、図示されない同じ
接続回路に接続されているからである。
【００６３】前記Ｇ段のマルチプレクサＭ３及びＭ４の
他の入力は、同時に必要とされる信号が同じマルチプレ
クサに入力されないように分配される。多ビット加算器
に於ける中間段として動作させるために、前記Ｇ関数発
生器は、インクレメント・モードまたはディクレメント
・モードでの動作を制御する信号、及びより下位のビッ
トからのキャリーアウト信号の双方を必要とする。即
ち、Ｆ３に印加されるインクレメント／ディクレメント
・モード信号は、同様に入力Ｇ３を介してマルチプレク
サＭ４に印加され、かつ下位ビットからの前記キャリー
アウト信号が、マルチプレクサＭ３に送られて、両信号
を同時にＧ関数発生器に於て使用可能にする。
他の入力は、同時に必要とされる信号が同じマルチプレ
クサに入力されないように分配される。多ビット加算器
に於ける中間段として動作させるために、前記Ｇ関数発
生器は、インクレメント・モードまたはディクレメント
・モードでの動作を制御する信号、及びより下位のビッ
トからのキャリーアウト信号の双方を必要とする。即
ち、Ｆ３に印加されるインクレメント／ディクレメント
・モード信号は、同様に入力Ｇ３を介してマルチプレク
サＭ４に印加され、かつ下位ビットからの前記キャリー
アウト信号が、マルチプレクサＭ３に送られて、両信号
を同時にＧ関数発生器に於て使用可能にする。
【００６４】更に、後述するようにオーバフローを検出
するためには信号Ｃi及びＣi-1を比較しなければなら
ず、そのためにそれらが同時に使用可能でなければなら
ない。従って、信号ＣiがマルチプレクサＭ３に入力さ
れ、かつ信号Ｃi-1が他のマルチプレクサＭ４に入力さ
れることによって、双方共前記Ｇ関数発生器へ入力され
るように使用可能にすることができる。
するためには信号Ｃi及びＣi-1を比較しなければなら
ず、そのためにそれらが同時に使用可能でなければなら
ない。従って、信号ＣiがマルチプレクサＭ３に入力さ
れ、かつ信号Ｃi-1が他のマルチプレクサＭ４に入力さ
れることによって、双方共前記Ｇ関数発生器へ入力され
るように使用可能にすることができる。
【００６５】一体的にカスケード接続された２個の段か
らなる図９の前記回路は、更に先のブロックで実行され
た最上位ビットを処理する際に於けるオーバフローを前
記Ｇ段に於て検出する機能を有する。符号ビットの桁上
げが最上位ビットの桁上げと異なることを認識すること
によってオーバフローを検出することは、当業者にとっ
て周知である。即ち、オーバフロー状態を検出すること
は、符号ビットの桁上げのＸＯＲ関数を計算することに
よって実行することができる。
らなる図９の前記回路は、更に先のブロックで実行され
た最上位ビットを処理する際に於けるオーバフローを前
記Ｇ段に於て検出する機能を有する。符号ビットの桁上
げが最上位ビットの桁上げと異なることを認識すること
によってオーバフローを検出することは、当業者にとっ
て周知である。即ち、オーバフロー状態を検出すること
は、符号ビットの桁上げのＸＯＲ関数を計算することに
よって実行することができる。
【００６６】 図９に示す回路では、上位ビットの桁上
げがＣｉ−１即ち前記Ｆ段へのキャリーインに現れ、か
つ前記Ｆ段へのＡ０及びＢ０信号と前記Ｃｉ−１との関
数である符号ビットの桁上げがＣｉ即ち前記Ｆ段へのキ
ャリーアウトに現れる。Ｃｉ−１は、インバータＩ１２
０及びＩ１２１を介してＧ段のマルチプレクサＭ４に送
られる。Ｃｉは、インバータＩ１０７及びＩ１０８を介
して前記Ｇ段のマルチプレクサＭ３に送られる。図９の
前記回路をオーバフローを検出するように構成するため
に、マルチプレクサＭ３がＣｉをＧ関数発生器に送り、
かつマルチプレクサＭ４が前記Ｇ関数発生器にＣｉ−１
を送るようにプログラムされる。前記Ｇ関数発生器は、
後述するようにオーバフロー検出信号であるＣｉ及びＣ
ｉ−１のＸＯＲ関数を計算するようにプログラムされ
る。
げがＣｉ−１即ち前記Ｆ段へのキャリーインに現れ、か
つ前記Ｆ段へのＡ０及びＢ０信号と前記Ｃｉ−１との関
数である符号ビットの桁上げがＣｉ即ち前記Ｆ段へのキ
ャリーアウトに現れる。Ｃｉ−１は、インバータＩ１２
０及びＩ１２１を介してＧ段のマルチプレクサＭ４に送
られる。Ｃｉは、インバータＩ１０７及びＩ１０８を介
して前記Ｇ段のマルチプレクサＭ３に送られる。図９の
前記回路をオーバフローを検出するように構成するため
に、マルチプレクサＭ３がＣｉをＧ関数発生器に送り、
かつマルチプレクサＭ４が前記Ｇ関数発生器にＣｉ−１
を送るようにプログラムされる。前記Ｇ関数発生器は、
後述するようにオーバフロー検出信号であるＣｉ及びＣ
ｉ−１のＸＯＲ関数を計算するようにプログラムされ
る。
【００６７】また、図９の前記回路はディクレメント・
モードで動作することができる。ディクレメント・モー
ドでは、前記回路が、変数から定数を減算することを含
め、計数器を減少させ即ち減算を実行することができ
る。
モードで動作することができる。ディクレメント・モー
ドでは、前記回路が、変数から定数を減算することを含
め、計数器を減少させ即ち減算を実行することができ
る。
【００６８】減算を実行するための幾つかのモードを、
図９の回路について使用することができる。減算のため
の３つの共通なモードは、２での補数と１の補数と符号
の大きさである。
図９の回路について使用することができる。減算のため
の３つの共通なモードは、２での補数と１の補数と符号
の大きさである。
【００６９】減算の２での補数モードが使用されるよう
になっている場合には、最下位ビットのキャリーインビ
ットが論理１にプリセットされる。前記最下位ビットが
前記Ｆ段によって供給されるようになっている場合に
は、前記最下位ビットの前記キャリーインがCarry InT
またはCarry InBを介してプリセットされ、かつメモリ
セルＭＣが信号をＣi-1に伝搬するように設定される。
前記Ｆ段のCarry InBまたはCarry InTにプリセット信号
を印加するために、前記プリセット信号は別の論理回路
の前記Ｆ段に於て発生され、かつ図１０乃至図１２に関
連して後述する手段によって最下位ビットの前記Ｆ段に
接続される。前記信号は、上述したようにＦ段に於て発
生され、かつトランジスタＴ１０３をオンにしかつトラ
ンジスタＴ１０４をオフにすることによって、次の論理
ブロックに前記Ｇ段を介して送ることができる。このよ
うに、プリセット信号を発生するために使用される当該
論理ブロックの前記Ｇ段に於ける桁上げ論理がバイパス
される。
になっている場合には、最下位ビットのキャリーインビ
ットが論理１にプリセットされる。前記最下位ビットが
前記Ｆ段によって供給されるようになっている場合に
は、前記最下位ビットの前記キャリーインがCarry InT
またはCarry InBを介してプリセットされ、かつメモリ
セルＭＣが信号をＣi-1に伝搬するように設定される。
前記Ｆ段のCarry InBまたはCarry InTにプリセット信号
を印加するために、前記プリセット信号は別の論理回路
の前記Ｆ段に於て発生され、かつ図１０乃至図１２に関
連して後述する手段によって最下位ビットの前記Ｆ段に
接続される。前記信号は、上述したようにＦ段に於て発
生され、かつトランジスタＴ１０３をオンにしかつトラ
ンジスタＴ１０４をオフにすることによって、次の論理
ブロックに前記Ｇ段を介して送ることができる。このよ
うに、プリセット信号を発生するために使用される当該
論理ブロックの前記Ｇ段に於ける桁上げ論理がバイパス
される。
【００７０】 別の実施例では、最下位ビットが２での
補数減算に於ける前記Ｇ段によって供給されるようにな
っている場合に、トランジスタＴ１０１がオフにされか
つトランジスタＴ１０２がオンに（メモリセルＣＬ３及
びＣＬ２を低レベルに設定することによって）され、そ
れによってマルチプレクサＭ１０１の３個の入力のいず
れかをＣｉを論理１にプリセットするために使用するこ
とができる。マルチプレクサＭ１０１は、低レベル信号
をＦ３に印加しかつメモリセルＣＬ５を高レベルに、Ｃ
Ｌ４を低レベルに設定することによってＦ３端子を介し
て前記論理１を供給することができる。マルチプレクサ
Ｍ１０１は、メモリセルＣＬ７を高レベルに、ＣＬ５を
低レベルにかつＣＬ４を低レベルに設定することによっ
て、メモリセルＣＬ７内に記憶された値として論理１を
供給することができる。マルチプレクサＭ１０１は、高
レベル信号を端子Ｆ１に印加しかつメモリセルＣＬ５及
びＣＬ４を高レベルに設定することによって、Ｆ１入力
端子を介して論理１を供給することができる。
補数減算に於ける前記Ｇ段によって供給されるようにな
っている場合に、トランジスタＴ１０１がオフにされか
つトランジスタＴ１０２がオンに（メモリセルＣＬ３及
びＣＬ２を低レベルに設定することによって）され、そ
れによってマルチプレクサＭ１０１の３個の入力のいず
れかをＣｉを論理１にプリセットするために使用するこ
とができる。マルチプレクサＭ１０１は、低レベル信号
をＦ３に印加しかつメモリセルＣＬ５を高レベルに、Ｃ
Ｌ４を低レベルに設定することによってＦ３端子を介し
て前記論理１を供給することができる。マルチプレクサ
Ｍ１０１は、メモリセルＣＬ７を高レベルに、ＣＬ５を
低レベルにかつＣＬ４を低レベルに設定することによっ
て、メモリセルＣＬ７内に記憶された値として論理１を
供給することができる。マルチプレクサＭ１０１は、高
レベル信号を端子Ｆ１に印加しかつメモリセルＣＬ５及
びＣＬ４を高レベルに設定することによって、Ｆ１入力
端子を介して論理１を供給することができる。
【００７１】１の補数減算または符号の大きさ減算を実
行する際に、最下位ビットのキャリーインが通常論理１
にプリセットされる。１の補数減算の場合には、符号ビ
ットのキャリーアウトが最下位ビットに加えられて最終
的な答えを発生するようにしなければならない。これ
は、最下位ビットのキャリーインをプリセットするより
もむしろ、前記符号ビットのキャリーアウト端子を最下
位ビットのキャリーイン端子に接続することによって実
行することができる。これに代えて、前記符号ビットの
キャリーアウトを発生した合計に加えることができる。
最下位ビットが前記Ｆ段で計算されるようになっている
場合には、論理０をCarry InTまたはCarryInBに論理０
を印加しかつ前記信号をＣi-1に伝搬するようにメモリ
セルＭＣを設定することによって、キャリーインＣi+1
が０にプリセットされる。最下位ビットが前記Ｇ段で計
算されるようになっている場合には、キャリーインＣi
を上述したようにマルチプレクサＭ１０１の３つの経路
の中の１つを介して０にプリセットする。前記Ｆ３端子
を介して論理０を供給するために、高レベル信号がＦ３
（反転されているので）に印加される。メモリセルＣＬ
７を介して論理信号を供給するために、論理０がＣＬ７
にロードされる。Ｆ１を介して論理０を供給するため
に、低レベル信号がＦ１に印加される。
行する際に、最下位ビットのキャリーインが通常論理１
にプリセットされる。１の補数減算の場合には、符号ビ
ットのキャリーアウトが最下位ビットに加えられて最終
的な答えを発生するようにしなければならない。これ
は、最下位ビットのキャリーインをプリセットするより
もむしろ、前記符号ビットのキャリーアウト端子を最下
位ビットのキャリーイン端子に接続することによって実
行することができる。これに代えて、前記符号ビットの
キャリーアウトを発生した合計に加えることができる。
最下位ビットが前記Ｆ段で計算されるようになっている
場合には、論理０をCarry InTまたはCarryInBに論理０
を印加しかつ前記信号をＣi-1に伝搬するようにメモリ
セルＭＣを設定することによって、キャリーインＣi+1
が０にプリセットされる。最下位ビットが前記Ｇ段で計
算されるようになっている場合には、キャリーインＣi
を上述したようにマルチプレクサＭ１０１の３つの経路
の中の１つを介して０にプリセットする。前記Ｆ３端子
を介して論理０を供給するために、高レベル信号がＦ３
（反転されているので）に印加される。メモリセルＣＬ
７を介して論理信号を供給するために、論理０がＣＬ７
にロードされる。Ｆ１を介して論理０を供給するため
に、低レベル信号がＦ１に印加される。
【００７２】２での補数及び１の補数の減算双方に於
て、マルチプレクサＭ２の出力は低く設定されなければ
ならない。符号の大きさ減算については、マルチプレク
サＭ２の出力が、減算されるべき２個の数の符号が同じ
であるかどうかに依存する。符号の大きさ減算では、マ
ルチプレクサＭ２の出力が、前記２個の数が同じ符号で
あるならば低レベルに設定される。マルチプレクサＭ２
の出力は、前記２個の数が反対の符号である場合には高
いレベルに設定される。
て、マルチプレクサＭ２の出力は低く設定されなければ
ならない。符号の大きさ減算については、マルチプレク
サＭ２の出力が、減算されるべき２個の数の符号が同じ
であるかどうかに依存する。符号の大きさ減算では、マ
ルチプレクサＭ２の出力が、前記２個の数が同じ符号で
あるならば低レベルに設定される。マルチプレクサＭ２
の出力は、前記２個の数が反対の符号である場合には高
いレベルに設定される。
【００７３】別の実施例の多ビット加算器が図１０に記
載されている。ここでは、図９に示されるような回路を
それぞれ構成するブロック１〜４からなる順序アレイ
が、図９ではＣi+1及び図１０では各論理ブロックにつ
いてCarry Out を付したキャリーアウトが両図に於ける
上側の論理ブロックのキャリーインCarry InB及び両図
に於ける下側の論理ブロックのキャリーインCarry InT
双方に接続されるように設けられている。更に、各論理
ブロックが、上側の前記論理ブロックの端子Carry InT
からまたは下側の前記論理ブロックの端子Carry InBか
ら桁上げ信号を選択的に受け取ることができる。
載されている。ここでは、図９に示されるような回路を
それぞれ構成するブロック１〜４からなる順序アレイ
が、図９ではＣi+1及び図１０では各論理ブロックにつ
いてCarry Out を付したキャリーアウトが両図に於ける
上側の論理ブロックのキャリーインCarry InB及び両図
に於ける下側の論理ブロックのキャリーインCarry InT
双方に接続されるように設けられている。更に、各論理
ブロックが、上側の前記論理ブロックの端子Carry InT
からまたは下側の前記論理ブロックの端子Carry InBか
ら桁上げ信号を選択的に受け取ることができる。
【００７４】論理ブロックが上側の論理ブロックからの
桁上げ信号または下側の論理ブロックからの桁上げ信号
を受け取るかどうかは、メモリセルＭＣによって制御さ
れる。メモリセルＭＣが高レベルならば、トランジスタ
Ｔ１５２がオンになりかつ下側の前記論理ブロックから
の前記桁上げ信号が端子Carry InBに於て受け取られ
る。メモリセルＭＣが低レベルの場合には、トランジス
タＴ１５１がオンになり、かつ上側の論理ブロックから
の桁上げ信号が端子Carry InTに於て受け取られる。例
えば、線Ｌ１１２がブロック２のキャリーアウト端子を
ブロック１のキャリーイン端子Carry InBとブロック３
のキャリーイン端子Carry InTに接続する。同様に、線
Ｌ１１３がブロック４のキャリーアウト端子をブロック
３のキャリーイン端子Carry InBと図示されないブロッ
ク５のキャリーイン端子Carry InTとに接続している。
従って、ブロック３は、線Ｌ１１３に於てブロック４か
ら端子Carry InBの桁上げ信号を受け取り、かつ線Ｌ１
１２に於てブロック２から端子Carry InTの桁上げ信号
を受け取る。メモリセルＭＣをどのようにプログラムす
るかによってトランジスタＴ１５１またはＴ１５２のい
ずれかがオンになり、従って前記桁上げ信号のいずれが
論理ブロック３の内部回路によって使用されるかが決定
される。
桁上げ信号または下側の論理ブロックからの桁上げ信号
を受け取るかどうかは、メモリセルＭＣによって制御さ
れる。メモリセルＭＣが高レベルならば、トランジスタ
Ｔ１５２がオンになりかつ下側の前記論理ブロックから
の前記桁上げ信号が端子Carry InBに於て受け取られ
る。メモリセルＭＣが低レベルの場合には、トランジス
タＴ１５１がオンになり、かつ上側の論理ブロックから
の桁上げ信号が端子Carry InTに於て受け取られる。例
えば、線Ｌ１１２がブロック２のキャリーアウト端子を
ブロック１のキャリーイン端子Carry InBとブロック３
のキャリーイン端子Carry InTに接続する。同様に、線
Ｌ１１３がブロック４のキャリーアウト端子をブロック
３のキャリーイン端子Carry InBと図示されないブロッ
ク５のキャリーイン端子Carry InTとに接続している。
従って、ブロック３は、線Ｌ１１３に於てブロック４か
ら端子Carry InBの桁上げ信号を受け取り、かつ線Ｌ１
１２に於てブロック２から端子Carry InTの桁上げ信号
を受け取る。メモリセルＭＣをどのようにプログラムす
るかによってトランジスタＴ１５１またはＴ１５２のい
ずれかがオンになり、従って前記桁上げ信号のいずれが
論理ブロック３の内部回路によって使用されるかが決定
される。
【００７５】専用桁上げ接続回路の第１の利点は、プロ
グラマブル桁上げ接続回路よりもより高速で実行できる
ことである。この性能の向上は、プログラム可能な配線
の柔軟性との交換で得られたものである。しかしなが
ら、図１０に示される専用接続回路は、桁上げ信号を前
記アレイ中の２方向のいずれかに伝搬させることができ
る点で柔軟性を有する。
グラマブル桁上げ接続回路よりもより高速で実行できる
ことである。この性能の向上は、プログラム可能な配線
の柔軟性との交換で得られたものである。しかしなが
ら、図１０に示される専用接続回路は、桁上げ信号を前
記アレイ中の２方向のいずれかに伝搬させることができ
る点で柔軟性を有する。
【００７６】図１１は、アレイの中の選択した方向に信
号を伝搬するための専用接続回路を使用しない配線構造
を示している。図１１は、論理ブロックを接続して多ビ
ット加算器桁上げ論理を使用する他の多ビット機能を形
成するために配線構造に於て必要とされるであろうメモ
リセル及び配線の部分的なセットのみを示している。図
１１によれば、論理ブロック１１−２の出力Ｃ０を、論
理ブロック１１−２の出力を接続線１１−ａに接続する
メモリセルＭ１１−２によって制御される対応するトラ
ンジスタをオンにすることによって、論理ブロック１１
−１または論理ブロック１１−３に接続することができ
る。
号を伝搬するための専用接続回路を使用しない配線構造
を示している。図１１は、論理ブロックを接続して多ビ
ット加算器桁上げ論理を使用する他の多ビット機能を形
成するために配線構造に於て必要とされるであろうメモ
リセル及び配線の部分的なセットのみを示している。図
１１によれば、論理ブロック１１−２の出力Ｃ０を、論
理ブロック１１−２の出力を接続線１１−ａに接続する
メモリセルＭ１１−２によって制御される対応するトラ
ンジスタをオンにすることによって、論理ブロック１１
−１または論理ブロック１１−３に接続することができ
る。
【００７７】論理ブロック１１−２の出力Ｃ0を論理ブ
ロック１１−１の入力ＣIBに接続しようとする場合に
は、メモリセルＭ１１−１が、その対応するトランジス
タをオンにして、線１１−ａの信号がブロック１１−１
の端子ＣIBに伝搬するようにプログラムされる。論理ブ
ロック１１−３に出力Ｃ0を接続しようとする場合に
は、メモリセルＭ１１−３をオンにして、接続線１１−
ａを論理ブロック１１−３の入力ＣITに接続する。図示
されない他のメモリセルを同様にして、或る論理ブロッ
クから次の論理ブロックへの信号の伝搬方法を制御する
ようにプログラムすることができる。多ビット加算器の
段を介してキャリーイン信号の伝搬方向を制御する際の
柔軟性を提供するために、多数のメモリセルが必要とさ
れることは容易に理解される。
ロック１１−１の入力ＣIBに接続しようとする場合に
は、メモリセルＭ１１−１が、その対応するトランジス
タをオンにして、線１１−ａの信号がブロック１１−１
の端子ＣIBに伝搬するようにプログラムされる。論理ブ
ロック１１−３に出力Ｃ0を接続しようとする場合に
は、メモリセルＭ１１−３をオンにして、接続線１１−
ａを論理ブロック１１−３の入力ＣITに接続する。図示
されない他のメモリセルを同様にして、或る論理ブロッ
クから次の論理ブロックへの信号の伝搬方法を制御する
ようにプログラムすることができる。多ビット加算器の
段を介してキャリーイン信号の伝搬方向を制御する際の
柔軟性を提供するために、多数のメモリセルが必要とさ
れることは容易に理解される。
【００７８】図１２に示される別の実施例は、より複雑
化された専用桁上げ接続回路を示している。この専用接
続回路によって、任意の長さの蛇行した形にキャリーチ
ェーン（carry chain ）を構築することが可能になる。
幾つかの前記ブロックは、図１０に示されるように、即
ちキャリーアウト信号が上側の論理ブロック及び下側の
論理ブロック双方に伝搬されるように構成される。しか
しながら、前記アレイの上縁部及び下縁部に於て前記回
路は異なる形に構成されている。
化された専用桁上げ接続回路を示している。この専用接
続回路によって、任意の長さの蛇行した形にキャリーチ
ェーン（carry chain ）を構築することが可能になる。
幾つかの前記ブロックは、図１０に示されるように、即
ちキャリーアウト信号が上側の論理ブロック及び下側の
論理ブロック双方に伝搬されるように構成される。しか
しながら、前記アレイの上縁部及び下縁部に於て前記回
路は異なる形に構成されている。
【００７９】前記上縁部では、論理ブロックのキャリー
アウト信号が下側の論理ブロックのキャリーインと、右
側の論理ブロックのキャリーインとに伝搬される。更
に、各上側論理ブロックは、下側の論理ブロックから及
び左側の論理ブロックからキャリーイン信号を受け取
る。下側の各回路は、論理ブロックのキャリーアウト信
号が上側の論理ブロックのキャリーインと右側の論理ブ
ロックのキャリーインとに伝搬されるように構成され
る。更に、各下側回路は、上側の論理ブロックから及び
左側の論理ブロックからキャリーイン信号を受け取る。
各論理ブロックのメモリセルＭＣが、２個の使用可能な
キャリーイン信号の内のどのキャリーイン信号が、図１
０に関連して説明したように、前記論理ブロックによっ
て受け取られることになるかを制御する。
アウト信号が下側の論理ブロックのキャリーインと、右
側の論理ブロックのキャリーインとに伝搬される。更
に、各上側論理ブロックは、下側の論理ブロックから及
び左側の論理ブロックからキャリーイン信号を受け取
る。下側の各回路は、論理ブロックのキャリーアウト信
号が上側の論理ブロックのキャリーインと右側の論理ブ
ロックのキャリーインとに伝搬されるように構成され
る。更に、各下側回路は、上側の論理ブロックから及び
左側の論理ブロックからキャリーイン信号を受け取る。
各論理ブロックのメモリセルＭＣが、２個の使用可能な
キャリーイン信号の内のどのキャリーイン信号が、図１
０に関連して説明したように、前記論理ブロックによっ
て受け取られることになるかを制御する。
【００８０】図１２に示される複雑化された専用接続回
路は、特に設計上のレイアウトに於ける柔軟性を向上さ
せるのに有用である。多ビット加算器または計数器若し
くは他の多ビット演算関数は、論理ブロックの特定の縦
列に制限する必要がない。例えば、８ビット計数器は、
Ａ３が最下位ビット及び次の上位ビットを含み、Ａ４が
次の２個の上位ビットを含み、Ｂ４が次の上位ビットを
含みかつ最後にＢ３が２個の最上位ビットを含む場合
に、論理ブロックＢ３、Ｂ４、Ａ４及びＡ３からなる馬
蹄形即ちＵ字形の構成に於て実行することができる。各
論理ブロックのメモリセルＭＣは、桁上げ信号が論理ブ
ロックＡ３のＣ0から論理ブロックＡ４のＣITに伝搬
し、次に論理ブロックＡ４のＣ0から論理ブロックＡ４
のＣIBに、かつ最後に論理ブロックＢ４のＣ0から論理
ブロックＢ３のＣIBに伝搬するようにプログラムされ
る。
路は、特に設計上のレイアウトに於ける柔軟性を向上さ
せるのに有用である。多ビット加算器または計数器若し
くは他の多ビット演算関数は、論理ブロックの特定の縦
列に制限する必要がない。例えば、８ビット計数器は、
Ａ３が最下位ビット及び次の上位ビットを含み、Ａ４が
次の２個の上位ビットを含み、Ｂ４が次の上位ビットを
含みかつ最後にＢ３が２個の最上位ビットを含む場合
に、論理ブロックＢ３、Ｂ４、Ａ４及びＡ３からなる馬
蹄形即ちＵ字形の構成に於て実行することができる。各
論理ブロックのメモリセルＭＣは、桁上げ信号が論理ブ
ロックＡ３のＣ0から論理ブロックＡ４のＣITに伝搬
し、次に論理ブロックＡ４のＣ0から論理ブロックＡ４
のＣIBに、かつ最後に論理ブロックＢ４のＣ0から論理
ブロックＢ３のＣIBに伝搬するようにプログラムされ
る。
【００８１】図９に示されるような前記論理ブロックの
内部回路によってあらゆる特定のビットの桁上げ論理が
バイパスできるので、８ビット計数器または他の桁上げ
論理を用いる関数は、隣接するブロックに於て実現させ
る必要がない。このため、例えば、先述の実施例のよう
に他の６個のビットがＡ４、Ｂ４、Ｂ３に存在する状態
で、最下位ビットをＡ３の代わりに論理ブロックＡ内に
存在させることができる。ブロックＡ３のメモリセルＣ
Ｌ２、ＣＬ３及びＣＬ６を適当にプログラムすることに
よって、論理ブロックＡ２の桁上げ信号Ｃ0は、論理ブ
ロックＡ３の桁上げ論理をバイパスしかつ論理ブロック
Ａ４のＣITに伝搬する。
内部回路によってあらゆる特定のビットの桁上げ論理が
バイパスできるので、８ビット計数器または他の桁上げ
論理を用いる関数は、隣接するブロックに於て実現させ
る必要がない。このため、例えば、先述の実施例のよう
に他の６個のビットがＡ４、Ｂ４、Ｂ３に存在する状態
で、最下位ビットをＡ３の代わりに論理ブロックＡ内に
存在させることができる。ブロックＡ３のメモリセルＣ
Ｌ２、ＣＬ３及びＣＬ６を適当にプログラムすることに
よって、論理ブロックＡ２の桁上げ信号Ｃ0は、論理ブ
ロックＡ３の桁上げ論理をバイパスしかつ論理ブロック
Ａ４のＣITに伝搬する。
【００８２】上記した開示内容から、本明細書に供述さ
れるような特徴を有する他の多くの変形実施例を実現可
能であることは当業者にとって容易に理解される。例え
ば、論理ブロック間の桁上げ論理の専用的接続に関し
て、図１２が蛇行した構造に接続された論理ブロックを
示し、かつ図１０及び図１２が特定の論理ブロックの桁
上げ論理に入力を供給する２個の隣接する論理ブロック
を示しているのに対して、２個以上の論理ブロックによ
って特定の論理ブロックの桁上げ論理に入力を供給する
ことが可能であり、かつ隣接しない論理ブロックを接続
することが可能である。更に、図９が２個の桁上げ論理
の段及び２個の関数発生器を有する論理ブロックを示し
ているのに対して、１個の段または２個以上の段を有す
る論理ブロックを形成することが可能である。１個の論
理ブロックが４個の段を有し、かつ桁上げ信号を緩衝す
るためのインバータが前記４個の段について１度だけ設
けられるような実施例によれば、図９の実施例に対し速
度が改善され、かつ特定の設計の仕様には好適であると
考えられる。
れるような特徴を有する他の多くの変形実施例を実現可
能であることは当業者にとって容易に理解される。例え
ば、論理ブロック間の桁上げ論理の専用的接続に関し
て、図１２が蛇行した構造に接続された論理ブロックを
示し、かつ図１０及び図１２が特定の論理ブロックの桁
上げ論理に入力を供給する２個の隣接する論理ブロック
を示しているのに対して、２個以上の論理ブロックによ
って特定の論理ブロックの桁上げ論理に入力を供給する
ことが可能であり、かつ隣接しない論理ブロックを接続
することが可能である。更に、図９が２個の桁上げ論理
の段及び２個の関数発生器を有する論理ブロックを示し
ているのに対して、１個の段または２個以上の段を有す
る論理ブロックを形成することが可能である。１個の論
理ブロックが４個の段を有し、かつ桁上げ信号を緩衝す
るためのインバータが前記４個の段について１度だけ設
けられるような実施例によれば、図９の実施例に対し速
度が改善され、かつ特定の設計の仕様には好適であると
考えられる。
【００８３】別の実施例に関して言えば、図９の制御回
路がメモリセルによって制御されるものとして記載され
ているが、これらのメモリセルをＳＲＡＭメモリセル、
ＥＰＲＯＭＳ、ＥＰＲＯＭＳ、ヒューズまたはアンチヒ
ューズにできることは明らかである。また、制御信号を
論理ゲートの出力信号及び他の使用可能な信号によって
供給できることも明らかである。これらの実施例及び上
述した開示事項に照らして明らかな他の実施例も同様に
本発明の技術的範囲内に含まれるものである。
路がメモリセルによって制御されるものとして記載され
ているが、これらのメモリセルをＳＲＡＭメモリセル、
ＥＰＲＯＭＳ、ＥＰＲＯＭＳ、ヒューズまたはアンチヒ
ューズにできることは明らかである。また、制御信号を
論理ゲートの出力信号及び他の使用可能な信号によって
供給できることも明らかである。これらの実施例及び上
述した開示事項に照らして明らかな他の実施例も同様に
本発明の技術的範囲内に含まれるものである。
【図１】第１ａ図と第１ｂ図とで構成され、第１ａ図は
従来の全加算器の１段を示す回路図であり、かつ第１ｂ
図は、第１ａ図に示される従来の全加算器の段を示す概
略図である。
従来の全加算器の１段を示す回路図であり、かつ第１ｂ
図は、第１ａ図に示される従来の全加算器の段を示す概
略図である。
【図２】カスケード接続により一体化された２個の全加
算器を示す回路図である。
算器を示す回路図である。
【図３】ルックアヘッド桁上げ論理を有する４ビット加
算器を示す概略的な回路図である。
算器を示す概略的な回路図である。
【図４】従来の加算器を示す回路図である。
【図５】従来の計数器を概略的に示す回路図である。
【図６】本発明による１ビットの桁上げ論理を供給する
回路を概略的に示す回路図である。
回路を概略的に示す回路図である。
【図７】変数Ａ、Ｂ、Ｃin及びＣout間の関係を表す真
理値表である。
理値表である。
【図８】本発明によって供給される桁上げ論理を用いる
１ビットの全加算器を供給する回路を概略的に示す回路
図である。
１ビットの全加算器を供給する回路を概略的に示す回路
図である。
【図９】本発明により提供される桁上げ論理を用いる２
個の段を有する論理ブロックの１部分を概略的に示す回
路図である。
個の段を有する論理ブロックの１部分を概略的に示す回
路図である。
【図１０】専用桁上げ論理接続回路の１実施例を示す論
理アレイを概略的に示す回路図である。
理アレイを概略的に示す回路図である。
【図１１】プログラム可能な配線を用いて実行される桁
上げ接続回路の実施例を示す回路図である。
上げ接続回路の実施例を示す回路図である。
【図１２】専用桁上げ論理接続回路の１実施例を概略的
に示す回路図である。
に示す回路図である。
５１ ＸＯＲゲート ６１、６２、６３、６４、６５ ゲート ６６ ＸＯＲゲート ６７ ＡＮＤゲート ６８、６９ ゲート ７０ ＯＲゲート ９１ ＸＯＲゲート ９２ インバータ ９３ パストランジスタ ９４ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・アール・エリクソン アメリカ合衆国カリフォルニア州94536・ フリモント・アトウォーターコート 3412 (72)発明者 エドモンド・ワイ・チェング アメリカ合衆国カリフォルニア州95120・ サンノゼ・シェルビークリークレイン 1302 (56)参考文献 特開 昭59−5349（ＪＰ，Ａ) 特開 昭52−63036（ＪＰ，Ａ) 特開 昭62−70935（ＪＰ，Ａ) 特開 平１−181127（ＪＰ，Ａ) 米国特許4758745（ＵＳ，Ａ) 情報処理学会偏「情報処理ハンドブッ ク」（1989−５−30）オーム社ＰＰ．229 −230
Claims (8)
- 【請求項１】 それぞれに少なくとも１個の回路を有す
る論理ブロックのアレイからなるプログラマブル論理デ
バイスであって、 前記回路が、 第１入力端子及び第２入力端子と、 キャリーイン端子及びキャリーアウト端子と、 前記第１入力端子を前記キャリーアウト端子に接続する
ための第１スイッチ手段と、 前記キャリーイン端子を前記キャリーアウト端子に接続
するための第２スイッチ手段と、 前記第１スイッチ手段により前記第１入力端子を前記キ
ャリーアウト端子に接続し前記第２スイッチ手段により
前記キャリーイン端子を前記キャリーアウト端子に接続
する制御手段であって、前記第１入力端子上の信号の論
理値が前記第２入力端子上の信号の論理値と等しい場合
にのみ前記第１スイッチ手段により前記第１入力端子を
前記キャリーアウト端子に接続し、前記第１入力端子上
の前記信号の前記論理値が前記第２入力端子上の前記信
号の前記論理値と等しくない場合にのみ前記第２スイッ
チ手段により前記キャリーイン端子を前記キャリーアウ
ト端子に接続する該制御手段と、 与えられた１組の入力に応じて複数個記憶値の中の１つ
を出力端子に印加するメモリとを備え、前記第１入力端
子及び第２入力端子の少なくとも１つが更に前記与えら
れた１組の入力の少なくとも１つを印加することを特徴
とするプログラマブル論理デバイス。 - 【請求項２】 前記論理ブロックが、 前記第１入力端子を前記キャリーアウト端子から遮断す
るための遮断手段であって、前記第１入力端子及び第２
入力端子上の前記信号の状態に係わりなく前記第１入力
端子を前記キャリーアウト端子から遮断するように制御
可能な該遮断手段と、 前記遮断手段によって遮断されているときの前記キャリ
ーアウト端子に他の信号を印加するための手段とを更に
含むことを特徴とする請求項１に記載のプログラマブル
論理デバイス。 - 【請求項３】 前記論理ブロックが、 第３入力端子と、 前記第３入力端子上に信号を印加する手段と、 前記第１スイッチ手段により前記第１入力端子を前記キ
ャリーアウト端子に接続する作動と前記第１スイッチ手
段により前記第３入力端子上の前記信号を前記キャリー
アウト端子に印加する作動の間で選択するための手段と
を更に含むことを特徴とする請求項１に記載のプログラ
マブル論理デバイス。 - 【請求項４】 前記論理ブロックが、 前記プログラマブル論理デバイスへの信号を反転させま
たは反転させないでオペランドを発生させるための手段
と、 前記オペランドを前記第２入力端子に印加するための手
段とを更に含むことを特徴とする請求項１に記載のプロ
グラマブル論理デバイス。 - 【請求項５】 前記論理ブロックが、 前記第１スイッチ手段により前記第１入力端子を前記キ
ャリーアウト端子に接続させるか、前記第１スイッチ手
段により前記第３入力端子を前記キャリーアウト端子に
接続させるか、または前記第１スイッチ手段により記憶
値を前記キャリーアウト端子に印加させるかを選択する
ための三路マルチプレクサを更に含むことを特徴とする
請求項１に記載のプログラマブル論理デバイス。 - 【請求項６】 第２論理ブロックの前記キャリーアウト
端子は、前記第２論理ブロックに先行する第１論理ブロ
ックの少なくとも前記キャリーイン端子及び前記第２論
理ブロックに後続の第３論理ブロックの前記キャリーイ
ン端子に接続され、前記複数の論理ブロックは水平方向
列と縦方向列よりなる矩形アレイ内に配置され、前記第
１論理ブロック及び前記第３論理ブロックは前記第２論
理ブロックと同一の縦方向列及び前記第２論理ブロック
と同一の水平方向列の１つ内に配置されることを特徴と
する請求項１に記載のプログラマブル論理デバイス。 - 【請求項７】 コンフィグラブル論理ブロックからなる
アレイであって、前記各論理ブロックが２段を有し、 前記各段が、少なくとも第１入力端子及び第２入力端子
と、キャリーイン端子と、キャリーアウト端子と、少な
くとも３個の入力と少なくとも１個の出力とを有する桁
上げ論理を実行するための専用回路とを有し、 前記少なくとも３個の入力の中の３個の入力が、前記第
１入力端子上の信号と前記第２入力端子上の信号と前記
キャリーイン端子上の信号とからなり、かつ前記出力が
前記３個の入力の桁上げ関数であり、前記第１段の前記
キャリーアウト端子は前記第２段の前記キャリーイン端
子に直接接続され、前記第２段の前記キャリーアウト端
子は緩衝手段を介して前記論理ブロックの他の１個のキ
ャリーイン端子に接続され、前記キャリーアウト端子へ
の記憶信号を前記キャリーアウト信号に代える制御可能
な手段を備えることを特徴とするコンフィグラブル論理
ブロックアレイ。 - 【請求項８】 コンフィグラブル論理ブロックアレイを
備えた集積回路構造であって、 該コンフィグラブル論理ブロックアレイの各コンフィグ
ラブル論理ブロックは、 合計関数と該合計関数とは異なる真理値表を有する他の
関数とを少なくとも含む、複数個の入力信号の複数個の
関数の選択可能な１個を計算する手段と、 桁上げ関数を実行する専用ハードウエアとを含み、 前記専用ハードウエアは、 少なくとも前記複数個の入力信号のいくつかを受け取る
手段と、 キャリーイン信号を受け取る手段と、 キャリーアウト信号を供給する手段と、 前記キャリーイン信号と前記複数個の入力信号のいくつ
かから前記桁上げ関数を計算して前記キャリーアウト信
号を発生する手段を含むことを特徴とする集積回路構
造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52233690A | 1990-05-10 | 1990-05-10 | |
| US07/522,336 | 1990-05-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242825A JPH04242825A (ja) | 1992-08-31 |
| JPH0766320B2 true JPH0766320B2 (ja) | 1995-07-19 |
Family
ID=24080466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135576A Expired - Lifetime JPH0766320B2 (ja) | 1990-05-10 | 1991-05-10 | プログラマブル論理デバイスと論理ブロックの順序アレイと集積回路構造とコンフィグラブル論理ブロックアレイ |
Country Status (4)
| Country | Link |
|---|---|
| EP (2) | EP0456475B1 (ja) |
| JP (1) | JPH0766320B2 (ja) |
| CA (1) | CA2037142C (ja) |
| DE (2) | DE69133327T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322812A (en) | 1991-03-20 | 1994-06-21 | Crosspoint Solutions, Inc. | Improved method of fabricating antifuses in an integrated circuit device and resulting structure |
| US5633830A (en) * | 1995-11-08 | 1997-05-27 | Altera Corporation | Random access memory block circuitry for programmable logic array integrated circuit devices |
| US5274581A (en) * | 1992-05-08 | 1993-12-28 | Altera Corporation | Look up table implementation of fast carry for adders and counters |
| USRE35977E (en) * | 1992-05-08 | 1998-12-01 | Altera Corporation | Look up table implementation of fast carry arithmetic and exclusive-or operations |
| US6288570B1 (en) | 1993-09-02 | 2001-09-11 | Xilinx, Inc. | Logic structure and circuit for fast carry |
| US5546018A (en) * | 1993-09-02 | 1996-08-13 | Xilinx, Inc. | Fast carry structure with synchronous input |
| US6154053A (en) * | 1993-09-02 | 2000-11-28 | Xilinx, Inc. | Look-ahead carry structure with homogeneous CLB structure and pitch larger than CLB pitch |
| US5898319A (en) * | 1993-09-02 | 1999-04-27 | Xilinx, Inc. | Method and structure for providing fast conditional sum in a field programmable gate array |
| US5629886A (en) * | 1993-09-02 | 1997-05-13 | Xilinx, Inc. | Method and structure for providing fast propagation of a carry signal in a field programmable gate array |
| US5349250A (en) * | 1993-09-02 | 1994-09-20 | Xilinx, Inc. | Logic structure and circuit for fast carry |
| GB2317248B (en) | 1996-09-02 | 2001-08-15 | Siemens Plc | Floating point number data processing means |
| US5966029A (en) * | 1997-07-15 | 1999-10-12 | Motorola, Inc. | Multi-bit exclusive or |
| JP4852149B2 (ja) * | 2007-05-21 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| RU2503993C1 (ru) * | 2012-04-26 | 2014-01-10 | федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Пермский национальный исследовательский политехнический университет" | Программируемое логическое устройство |
| RU2573732C2 (ru) * | 2014-02-25 | 2016-01-27 | Сергей Феофентович Тюрин | Программируемое логическое устройство |
| RU2602780C2 (ru) * | 2014-04-17 | 2016-11-20 | Сергей Феофентович Тюрин | Программируемое логическое устройство |
| RU2573758C2 (ru) * | 2014-04-25 | 2016-01-27 | Сергей Феофентович Тюрин | Программируемое логическое устройство |
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| RU2544750C1 (ru) * | 2014-05-22 | 2015-03-20 | федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Пермский национальный исследовательский политехнический университет" | Программируемое логическое устройство |
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-
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- 1991-05-08 EP EP19910304129 patent/EP0456475B1/en not_active Expired - Lifetime
- 1991-05-08 DE DE1991632540 patent/DE69132540T2/de not_active Expired - Lifetime
- 1991-05-08 EP EP00202612A patent/EP1046982B1/en not_active Expired - Lifetime
- 1991-05-10 JP JP3135576A patent/JPH0766320B2/ja not_active Expired - Lifetime
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| EP0456475A2 (en) | 1991-11-13 |
| EP1046982A2 (en) | 2000-10-25 |
| CA2037142A1 (en) | 1991-11-11 |
| EP0456475A3 (en) | 1993-02-24 |
| JPH04242825A (ja) | 1992-08-31 |
| EP1046982B1 (en) | 2003-10-08 |
| EP0456475B1 (en) | 2001-02-28 |
| CA2037142C (en) | 1996-05-07 |
| DE69132540T2 (de) | 2001-07-05 |
| DE69132540D1 (de) | 2001-04-05 |
| EP1046982A3 (en) | 2000-11-02 |
| DE69133327T2 (de) | 2004-08-05 |
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