JPH0766406A - サリサイド型ｍｏｓｆｅｔ及びその製造方法 - Google Patents
サリサイド型ｍｏｓｆｅｔ及びその製造方法Info
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- JPH0766406A JPH0766406A JP5210584A JP21058493A JPH0766406A JP H0766406 A JPH0766406 A JP H0766406A JP 5210584 A JP5210584 A JP 5210584A JP 21058493 A JP21058493 A JP 21058493A JP H0766406 A JPH0766406 A JP H0766406A
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- refractory metal
- film
- gate
- salicide
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 ゲート寸法が縮小化されるに伴い、ゲート抵
抗が増えるのを抑え、回路の高速動作を図り得るサリサ
イド型ＭＯＳＦＥＴ及びその製造方法を提供する。 【構成】 サリサイド型ＭＯＳＦＥＴにおいて、ゲート
電極２４の両側面の少なくとも一部及び該ゲート電極２
４のサイドウォール２８の下方の少なくとも一部に高融
点金属シリサイド３１を形成する。
抗が増えるのを抑え、回路の高速動作を図り得るサリサ
イド型ＭＯＳＦＥＴ及びその製造方法を提供する。 【構成】 サリサイド型ＭＯＳＦＥＴにおいて、ゲート
電極２４の両側面の少なくとも一部及び該ゲート電極２
４のサイドウォール２８の下方の少なくとも一部に高融
点金属シリサイド３１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、サリサイド型ＭＯＳＦ
ＥＴの構造及びその製造方法に関するものである。
ＥＴの構造及びその製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ）が縮小化されるにしたが
い、そのゲート長が短くなり、また、短チャネル効果を
抑制するため、ソース・ドレイン領域の接合深さＸｆ
は、浅くせざるを得ない。ゲート長が短くなり、ＭＯＳ
ＦＥＴのオン抵抗は下がり、一方でＸｊが浅くなるた
め、ソース・ドレインのシート抵抗は増大する。
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ）が縮小化されるにしたが
い、そのゲート長が短くなり、また、短チャネル効果を
抑制するため、ソース・ドレイン領域の接合深さＸｆ
は、浅くせざるを得ない。ゲート長が短くなり、ＭＯＳ
ＦＥＴのオン抵抗は下がり、一方でＸｊが浅くなるた
め、ソース・ドレインのシート抵抗は増大する。
【０００３】したがって、ゲート長がサブミクロン領域
のＭＯＳＦＥＴでは、ソース・ドレインのシート抵抗
が、ＭＯＳＦＥＴのオン抵抗に対して無視し得なくな
り、ＭＯＳＦＥＴの駆動力がソース・ドレイン領域の寄
生抵抗により低下する問題が顕著となる。このような問
題に対して、ソース・ドレイン及びゲートをセルフ・ア
ライメントにシリサイド化し、シート抵抗を下げるサリ
サイド・プロセスがある。
のＭＯＳＦＥＴでは、ソース・ドレインのシート抵抗
が、ＭＯＳＦＥＴのオン抵抗に対して無視し得なくな
り、ＭＯＳＦＥＴの駆動力がソース・ドレイン領域の寄
生抵抗により低下する問題が顕著となる。このような問
題に対して、ソース・ドレイン及びゲートをセルフ・ア
ライメントにシリサイド化し、シート抵抗を下げるサリ
サイド・プロセスがある。
【０００４】図２に、従来より使われてきたサリサイド
型ＭＯＳＦＥＴ・プロセスをチタン・サリサイドを例に
示す。 （１）まず、図２（ａ）に示すように、通常製造工程に
したがって、半導体基板１上にフィールド酸化膜２を形
成後、ゲート電極３、サイドウォール４、ソース・ドレ
イン層５を形成する。
型ＭＯＳＦＥＴ・プロセスをチタン・サリサイドを例に
示す。 （１）まず、図２（ａ）に示すように、通常製造工程に
したがって、半導体基板１上にフィールド酸化膜２を形
成後、ゲート電極３、サイドウォール４、ソース・ドレ
イン層５を形成する。
【０００５】（２）次に、図２（ｂ）に示すように、全
面にＴｉ膜６を堆積する。 （３）次に、図２（ｃ）に示すように、７００℃で１０
秒程度のアニールにより、ソース・ドレイン及びゲート
のシリコン層とＴｉ膜６が接しているところで、シリサ
イド７化を起こさせる。その後、フィールド酸化膜２
上、サイドウォール４上の未反応Ｔｉを選択エッチング
により除去する。その後、９００℃で１０秒程度のシリ
サイド低抵抗化アニールを行なう。
面にＴｉ膜６を堆積する。 （３）次に、図２（ｃ）に示すように、７００℃で１０
秒程度のアニールにより、ソース・ドレイン及びゲート
のシリコン層とＴｉ膜６が接しているところで、シリサ
イド７化を起こさせる。その後、フィールド酸化膜２
上、サイドウォール４上の未反応Ｔｉを選択エッチング
により除去する。その後、９００℃で１０秒程度のシリ
サイド低抵抗化アニールを行なう。
【０００６】（４）その後、通常プロセスにしたがっ
て、図２（ｄ）に示すように、中間膜８を堆積し、コン
タクトホール９を開口し、配線層１０を形成し、最後に
保護膜１１を形成する。
て、図２（ｄ）に示すように、中間膜８を堆積し、コン
タクトホール９を開口し、配線層１０を形成し、最後に
保護膜１１を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、以上述
べた従来のサリサイド型ＭＯＳＦＥＴにおいても、今後
ゲート長がさらに短くなるにしたがい、以下の問題があ
る。まず、ゲート長が０．３μｍ，０．２μｍ，０．１
μｍと短くなるにしたがい、シリサイド化されたゲート
においても、そのゲートの抵抗が回路の高速動作を阻害
するようになる。すなわち、ゲート長０．２μｍ，ゲー
ト幅２０μｍ，通常シリサイドのシート抵抗を５Ω／□
とすると、２０μｍ幅のゲートのみで５００Ωの抵抗と
なり、０．２μｍ時代のＭＯＳＦＥＴのオン抵抗（２０
μｍ幅，０．６ｍＡ／μｍとすると１７０Ω）より十分
大きくなり、回路の高速動作の劣化要因となる。
べた従来のサリサイド型ＭＯＳＦＥＴにおいても、今後
ゲート長がさらに短くなるにしたがい、以下の問題があ
る。まず、ゲート長が０．３μｍ，０．２μｍ，０．１
μｍと短くなるにしたがい、シリサイド化されたゲート
においても、そのゲートの抵抗が回路の高速動作を阻害
するようになる。すなわち、ゲート長０．２μｍ，ゲー
ト幅２０μｍ，通常シリサイドのシート抵抗を５Ω／□
とすると、２０μｍ幅のゲートのみで５００Ωの抵抗と
なり、０．２μｍ時代のＭＯＳＦＥＴのオン抵抗（２０
μｍ幅，０．６ｍＡ／μｍとすると１７０Ω）より十分
大きくなり、回路の高速動作の劣化要因となる。
【０００８】また、サイドウォール下のサリサイド化さ
れていないソース・ドレイン領域のシート抵抗が無視し
得なくなり、これがサリサイド型ＭＯＳＦＥＴであって
も、電流駆動力を下げる原因となる。本発明は、以上述
べたゲート寸法が縮小化されるに伴うゲート抵抗の増大
をなくし、回路の高速動作を図り得るサリサイド型ＭＯ
ＳＦＥＴ及びその製造方法を提供することを目的とす
る。
れていないソース・ドレイン領域のシート抵抗が無視し
得なくなり、これがサリサイド型ＭＯＳＦＥＴであって
も、電流駆動力を下げる原因となる。本発明は、以上述
べたゲート寸法が縮小化されるに伴うゲート抵抗の増大
をなくし、回路の高速動作を図り得るサリサイド型ＭＯ
ＳＦＥＴ及びその製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （Ａ）サリサイド型ＭＯＳＦＥＴにおいて、ゲート電極
の両側面の少なくとも一部に形成される高融点金属シリ
サイドを設けるようにしたものである。また、更に、前
記ゲート電極のサイドウォール絶縁膜の下方の少なくと
も一部に形成される高融点金属シリサイドを設けるよう
にしたものである。
成するために、 （Ａ）サリサイド型ＭＯＳＦＥＴにおいて、ゲート電極
の両側面の少なくとも一部に形成される高融点金属シリ
サイドを設けるようにしたものである。また、更に、前
記ゲート電極のサイドウォール絶縁膜の下方の少なくと
も一部に形成される高融点金属シリサイドを設けるよう
にしたものである。
【００１０】（Ｂ）また、サリサイド型ＭＯＳＦＥＴの
製造方法において、ゲート電極形成後、全面に酸化膜を
堆積する工程と、全面に窒化膜を堆積し、異方性エッチ
ングにより窒化膜サイドウォールを形成する工程と、前
記酸化膜を前記ゲート電極の両側面が一部露出し、窒化
膜サイドウォール下のシリコン基板が一部露出するよう
にエッチングする工程と、全面に高融点金属を堆積する
工程と、シリサイド化反応を行い、未反応高融点金属を
除去する工程とを施すようにしたものである。
製造方法において、ゲート電極形成後、全面に酸化膜を
堆積する工程と、全面に窒化膜を堆積し、異方性エッチ
ングにより窒化膜サイドウォールを形成する工程と、前
記酸化膜を前記ゲート電極の両側面が一部露出し、窒化
膜サイドウォール下のシリコン基板が一部露出するよう
にエッチングする工程と、全面に高融点金属を堆積する
工程と、シリサイド化反応を行い、未反応高融点金属を
除去する工程とを施すようにしたものである。
【００１１】（Ｃ）更に、サリサイド型ＭＯＳＦＥＴの
製造方法において、ゲート電極形成後、全面に絶縁膜を
堆積する工程と、異方性エッチングによりゲート電極両
側面の一部分が露出するまでエッチングを行う工程と、
全面に高融点金属を堆積する工程と、シリサイド化反応
を行い、未反応高融点金属を除去する工程とを施すよう
にしたものである。
製造方法において、ゲート電極形成後、全面に絶縁膜を
堆積する工程と、異方性エッチングによりゲート電極両
側面の一部分が露出するまでエッチングを行う工程と、
全面に高融点金属を堆積する工程と、シリサイド化反応
を行い、未反応高融点金属を除去する工程とを施すよう
にしたものである。
【００１２】
【作用】本発明によれば、上記したように、高集積化に
伴いゲート寸法が縮小化される場合でも、ゲート電極の
少なくとも両側面の一部がシリサイド化されるため、ゲ
ート電極の低抵抗化を図ることができる。また、サイド
ウォールを一部除去して、ソース・ドレイン上のシリサ
イド化をゲート近傍まで近づけるようにしたので、サイ
ドウォール下の寄生抵抗を低減することができる。
伴いゲート寸法が縮小化される場合でも、ゲート電極の
少なくとも両側面の一部がシリサイド化されるため、ゲ
ート電極の低抵抗化を図ることができる。また、サイド
ウォールを一部除去して、ソース・ドレイン上のシリサ
イド化をゲート近傍まで近づけるようにしたので、サイ
ドウォール下の寄生抵抗を低減することができる。
【００１３】しかも、上記（Ｂ）において、窒化膜下
は、スパッタリング時の回り込みにより、高融点金属を
堆積するようにしているため、奥に行くほど、つまりゲ
ート電極側に行くほど、高融点金属は薄くなり、ソース
・ドレインの接合深さ、及び不純物濃度もゲート電極側
に近づくほど浅くなるため、接合リーク電流を低減でき
る。
は、スパッタリング時の回り込みにより、高融点金属を
堆積するようにしているため、奥に行くほど、つまりゲ
ート電極側に行くほど、高融点金属は薄くなり、ソース
・ドレインの接合深さ、及び不純物濃度もゲート電極側
に近づくほど浅くなるため、接合リーク電流を低減でき
る。
【００１４】また、上記（Ｂ）において、窒化膜サイド
ウォールとゲート電極の間、及び窒化膜サイドウォール
とシリコン基板の間を１０００Å程度エッチングする間
に、ゲート電極表面、ソース・ドレインとなるシリコン
基板表面の酸化膜を確実にエッチング除去できるため、
安定したシリサイド形成が可能となる。
ウォールとゲート電極の間、及び窒化膜サイドウォール
とシリコン基板の間を１０００Å程度エッチングする間
に、ゲート電極表面、ソース・ドレインとなるシリコン
基板表面の酸化膜を確実にエッチング除去できるため、
安定したシリサイド形成が可能となる。
【００１５】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１の実施例を示
すサリサイド型ＭＯＳＦＥＴの製造工程断面図である。
ここでは、ＮチャネルＭＯＳＦＥＴの例で示す。 （１）まず、図１（ａ）に示すように、Ｐ型シリコン基
板２１上にフィールド酸化膜２２（約４０００Å）を通
常のＬＯＣＯＳ法で形成する。その後、ゲート酸化膜２
３（約１００Å）を形成し、更に、ＬＰＣＶＤにより、
ゲート電極となる多結晶シリコン膜２４を約３０００Å
堆積する。通常のホトリソエッチングにより、ゲート電
極のパターン形成を行なう。２５はＬＤＤ層である。
がら詳細に説明する。図１は本発明の第１の実施例を示
すサリサイド型ＭＯＳＦＥＴの製造工程断面図である。
ここでは、ＮチャネルＭＯＳＦＥＴの例で示す。 （１）まず、図１（ａ）に示すように、Ｐ型シリコン基
板２１上にフィールド酸化膜２２（約４０００Å）を通
常のＬＯＣＯＳ法で形成する。その後、ゲート酸化膜２
３（約１００Å）を形成し、更に、ＬＰＣＶＤにより、
ゲート電極となる多結晶シリコン膜２４を約３０００Å
堆積する。通常のホトリソエッチングにより、ゲート電
極のパターン形成を行なう。２５はＬＤＤ層である。
【００１６】（２）次に、図１（ｂ）に示すように、全
面にＬＰＣＶＤにより、酸化膜２６を３００Å〜７００
Å程度堆積する。この場合、成膜条件として、温度を下
げる等により粗な膜として、後の工程（４）〔図１
（ｄ）参照〕における酸化膜ウェットエッチング時にフ
ィールド酸化膜２２より十分速くエッチングが進む膜質
とする。その後、プラズマＣＶＤにより、１５００Å程
度の窒化膜２７を堆積する。この場合、膜質としては、
ＲＦパワーを下げる等により、低ストレスな膜質とし、
シリコン中に欠陥が入るのを防止する必要がある。
面にＬＰＣＶＤにより、酸化膜２６を３００Å〜７００
Å程度堆積する。この場合、成膜条件として、温度を下
げる等により粗な膜として、後の工程（４）〔図１
（ｄ）参照〕における酸化膜ウェットエッチング時にフ
ィールド酸化膜２２より十分速くエッチングが進む膜質
とする。その後、プラズマＣＶＤにより、１５００Å程
度の窒化膜２７を堆積する。この場合、膜質としては、
ＲＦパワーを下げる等により、低ストレスな膜質とし、
シリコン中に欠陥が入るのを防止する必要がある。
【００１７】（３）次に、図１（ｃ）に示すように、異
方性エッチングにより、窒化膜２７をエッチングし、１
５００Å程度の幅を持つサイドウォール２８を形成す
る。その後、サイドウォール２８をマスクにしてシリコ
ン中へソース・ドレイン形成用不純物注入を行い、ソー
ス・ドレイン層２９を形成する。 （４）次に、図１（ｄ）に示すように、フッ酸系のエッ
チャントにより、前記工程（２）〔図１（ｂ）参照〕で
堆積した酸化膜２６をエッチング除去し、さらに窒化膜
サイドウォール２８の下、及びゲート電極を構成する多
結晶シリコン膜２４と挟まれた部分の酸化膜をも１００
０Å程度エッチング除去する。引き続き、Ｔｉ等の高融
点金属膜３０を全面にスパッタリングにより、３００〜
４００Å程度堆積する。この場合、例えば、ＥＣＲ共鳴
周波数の高い８７５ＭＨｚ×２倍等のスパッタリングに
より、ゲート両側面及び窒化膜サイドウォール２８下に
も十分高融点金属膜３０が堆積されるようにする。
方性エッチングにより、窒化膜２７をエッチングし、１
５００Å程度の幅を持つサイドウォール２８を形成す
る。その後、サイドウォール２８をマスクにしてシリコ
ン中へソース・ドレイン形成用不純物注入を行い、ソー
ス・ドレイン層２９を形成する。 （４）次に、図１（ｄ）に示すように、フッ酸系のエッ
チャントにより、前記工程（２）〔図１（ｂ）参照〕で
堆積した酸化膜２６をエッチング除去し、さらに窒化膜
サイドウォール２８の下、及びゲート電極を構成する多
結晶シリコン膜２４と挟まれた部分の酸化膜をも１００
０Å程度エッチング除去する。引き続き、Ｔｉ等の高融
点金属膜３０を全面にスパッタリングにより、３００〜
４００Å程度堆積する。この場合、例えば、ＥＣＲ共鳴
周波数の高い８７５ＭＨｚ×２倍等のスパッタリングに
より、ゲート両側面及び窒化膜サイドウォール２８下に
も十分高融点金属膜３０が堆積されるようにする。
【００１８】（５）次に、図１（ｅ）に示すように、ア
ニールにより、高融点金属膜３０、Ｐ型シリコン基板２
１及び多結晶シリコン膜２４の接触した部分でシリサイ
ド化を起こさせ、高融点金属シリサイド３１とする。更
に、酸化膜２６上及び窒化膜２７上の未反応高融点金属
をエッチングにより選択的に除去する。その後、高融点
金属シリサイド３１の低抵抗化アニールを行なう。
ニールにより、高融点金属膜３０、Ｐ型シリコン基板２
１及び多結晶シリコン膜２４の接触した部分でシリサイ
ド化を起こさせ、高融点金属シリサイド３１とする。更
に、酸化膜２６上及び窒化膜２７上の未反応高融点金属
をエッチングにより選択的に除去する。その後、高融点
金属シリサイド３１の低抵抗化アニールを行なう。
【００１９】（６）次に、図１（ｆ）に示すように、通
常の方法に従い、中間膜３２を堆積し、配線とのコンタ
クトホール３３を開け、そこに配線層３４をパターニン
グする。図３は本発明の第２の実施例を示すサリサイド
型ＭＯＳＦＥＴの製造工程断面図である。
常の方法に従い、中間膜３２を堆積し、配線とのコンタ
クトホール３３を開け、そこに配線層３４をパターニン
グする。図３は本発明の第２の実施例を示すサリサイド
型ＭＯＳＦＥＴの製造工程断面図である。
【００２０】（１）まず、図３（ａ）に示すように、図
１（ａ）と同様、ゲートパターニングまで完了する。つ
まり、Ｐ型シリコン基板４１上にフィールド酸化膜４２
（約４０００Å）を通常のＬＯＣＯＳ法で形成する。そ
の後、ゲート酸化膜４３（約１００Å）を形成し、更
に、ＬＰＣＶＤにより、ゲート電極となる多結晶シリコ
ン膜４４を約３０００Å堆積する。通常のホトリソエッ
チングにより、ゲート電極のパターン形成を行なう。４
５はＬＤＤ層である。
１（ａ）と同様、ゲートパターニングまで完了する。つ
まり、Ｐ型シリコン基板４１上にフィールド酸化膜４２
（約４０００Å）を通常のＬＯＣＯＳ法で形成する。そ
の後、ゲート酸化膜４３（約１００Å）を形成し、更
に、ＬＰＣＶＤにより、ゲート電極となる多結晶シリコ
ン膜４４を約３０００Å堆積する。通常のホトリソエッ
チングにより、ゲート電極のパターン形成を行なう。４
５はＬＤＤ層である。
【００２１】（２）次に、図３（ｂ）に示すように、全
面にＬＰＣＶＤにより、酸化膜４６を１０００Å程度堆
積する。この場合、成膜条件として、温度を下げる等に
より粗な膜として、後の工程（３）〔図１（ｃ）参照〕
における酸化膜異方性エッチング時にフィールド酸化膜
４２より十分速くエッチングが進む膜質とする。 （３）次いで、図３（ｃ）に示すように、異方性エッチ
ングによりその酸化膜４６をエッチングし、さらにゲー
トの両側面に酸化膜４７が１０００Å程度出るまでエッ
チングを進める。
面にＬＰＣＶＤにより、酸化膜４６を１０００Å程度堆
積する。この場合、成膜条件として、温度を下げる等に
より粗な膜として、後の工程（３）〔図１（ｃ）参照〕
における酸化膜異方性エッチング時にフィールド酸化膜
４２より十分速くエッチングが進む膜質とする。 （３）次いで、図３（ｃ）に示すように、異方性エッチ
ングによりその酸化膜４６をエッチングし、さらにゲー
トの両側面に酸化膜４７が１０００Å程度出るまでエッ
チングを進める。
【００２２】（４）次いで、図３（ｄ）に示すように、
全面に高融点金属４８を堆積する。この場合、第１の実
施例と同様、ゲートの両側面に十分高融点金属４８が堆
積するスパッタリング技術を使用する。 （５）次に、図３（ｅ）に示すように、図１（ｅ）と同
様に、シリサイド化反応、未反応高融点金属除去、低抵
抗化アニールを行なう。すなわち、このアニールによ
り、高融点金属膜４８、Ｐ型シリコン基板４１及びゲー
ト電極である多結晶シリコン膜４４と接触した部分でシ
リサイド化を起こさせ、高融点金属シリサイド４９とす
る。
全面に高融点金属４８を堆積する。この場合、第１の実
施例と同様、ゲートの両側面に十分高融点金属４８が堆
積するスパッタリング技術を使用する。 （５）次に、図３（ｅ）に示すように、図１（ｅ）と同
様に、シリサイド化反応、未反応高融点金属除去、低抵
抗化アニールを行なう。すなわち、このアニールによ
り、高融点金属膜４８、Ｐ型シリコン基板４１及びゲー
ト電極である多結晶シリコン膜４４と接触した部分でシ
リサイド化を起こさせ、高融点金属シリサイド４９とす
る。
【００２３】以下は、図１（ｆ）の工程に従う。なお、
前記高融点金属の堆積は、共鳴周波数（高い周波数を用
いる）、ＥＣＲスパッタリング技術などのステップカバ
レージの良いスパッタリング技術で行なうことが望まし
い。また、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
前記高融点金属の堆積は、共鳴周波数（高い周波数を用
いる）、ＥＣＲスパッタリング技術などのステップカバ
レージの良いスパッタリング技術で行なうことが望まし
い。また、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、高集積化に伴いゲート寸法が縮小化される場合
でも、ゲート電極両側面の少なくとも一部がシリサイド
化されるため、ゲート電極の低抵抗化を図ることができ
る。更に、窒化膜サイドウォール下も一部シリサイド化
することができ、サイドウォール下の寄生抵抗を低減す
ることができる。しかも、窒化膜サイドウォール下は、
スパッタリング時の回り込みにより、高融点金属を堆積
しているため、奥に行くほど、つまりゲート電極側に近
づくほど、高融点金属は薄くなり、ソース・ドレインの
接合深さ、及び不純物濃度もゲート電極側に近づくほど
浅くなるため、接合リーク電流を低減できる。
よれば、高集積化に伴いゲート寸法が縮小化される場合
でも、ゲート電極両側面の少なくとも一部がシリサイド
化されるため、ゲート電極の低抵抗化を図ることができ
る。更に、窒化膜サイドウォール下も一部シリサイド化
することができ、サイドウォール下の寄生抵抗を低減す
ることができる。しかも、窒化膜サイドウォール下は、
スパッタリング時の回り込みにより、高融点金属を堆積
しているため、奥に行くほど、つまりゲート電極側に近
づくほど、高融点金属は薄くなり、ソース・ドレインの
接合深さ、及び不純物濃度もゲート電極側に近づくほど
浅くなるため、接合リーク電流を低減できる。
【００２５】また、窒化膜サイドウォールとゲート電極
の間、及び窒化膜サイドウォールとシリコン基板の間を
１０００Å程度エッチングする間に、ゲート電極表面、
ソース・ドレインとなるシリコン基板表面の酸化膜を確
実にエッチング除去できるため、安定したシリサイド形
成が可能となる。更に、第３図における製造方法におい
ては、簡単な工程でもって、ゲート電極両側面の少なく
とも一部がシリサイド化されるため、ゲート電極の低抵
抗化を図ることができる。
の間、及び窒化膜サイドウォールとシリコン基板の間を
１０００Å程度エッチングする間に、ゲート電極表面、
ソース・ドレインとなるシリコン基板表面の酸化膜を確
実にエッチング除去できるため、安定したシリサイド形
成が可能となる。更に、第３図における製造方法におい
ては、簡単な工程でもって、ゲート電極両側面の少なく
とも一部がシリサイド化されるため、ゲート電極の低抵
抗化を図ることができる。
【図１】本発明の第１の実施例を示すサリサイド型ＭＯ
ＳＦＥＴの製造工程断面図である。
ＳＦＥＴの製造工程断面図である。
【図２】従来のサリサイド型ＭＯＳＦＥＴの製造工程断
面図である。
面図である。
【図３】本発明の第２の実施例を示すサリサイド型ＭＯ
ＳＦＥＴの製造工程断面図である。
ＳＦＥＴの製造工程断面図である。
２１，４１ Ｐ型シリコン基板 ２２，４２ フィールド酸化膜 ２３，４３ ゲート酸化膜 ２４，４４ 多結晶シリコン膜（ゲート電極） ２５，４５ ＬＤＤ層 ２６，４６，４７ 酸化膜 ２７ 窒化膜 ２８ サイドウォール ２９ ソース・ドレイン層 ３０，４８ 高融点金属膜 ３１，４９ 高融点金属シリサイド ３２ 中間膜 ３３ コンタクトホール ３４ 配線層
Claims (4)
- 【請求項１】 ゲート電極の両側面の少なくとも一部に
形成される高融点金属シリサイドを具備することを特徴
とするサリサイド型ＭＯＳＦＥＴ。 - 【請求項２】 前記ゲート電極のサイドウォール絶縁膜
の下方の少なくとも一部に形成される高融点金属シリサ
イドを具備することを特徴とする請求項１記載のサリサ
イド型ＭＯＳＦＥＴ。 - 【請求項３】（ａ）ゲート電極形成後、全面に酸化膜を
堆積する工程と、 （ｂ）全面に窒化膜を堆積し、異方性エッチングにより
窒化膜サイドウォールを形成する工程と、 （ｃ）前記酸化膜を前記ゲート電極の両側面が一部露出
し、窒化膜サイドウォール下のシリコン基板が一部露出
するようにエッチングする工程と、 （ｄ）全面に高融点金属を堆積する工程と、 （ｅ）シリサイド化反応を行い、未反応高融点金属を除
去する工程とを施すことを特徴とするサリサイド型ＭＯ
ＳＦＥＴの製造方法。 - 【請求項４】（ａ）ゲート電極形成後、全面に絶縁膜を
堆積する工程と、 （ｂ）異方性エッチングによりゲート電極両側面の一部
分が露出するまでエッチングを行う工程と、 （ｃ）全面に高融点金属を堆積する工程と、 （ｄ）シリサイド化反応を行い、未反応高融点金属を除
去する工程とを施すことを特徴とするサリサイド型ＭＯ
ＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210584A JPH0766406A (ja) | 1993-08-25 | 1993-08-25 | サリサイド型ｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210584A JPH0766406A (ja) | 1993-08-25 | 1993-08-25 | サリサイド型ｍｏｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766406A true JPH0766406A (ja) | 1995-03-10 |
Family
ID=16591742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5210584A Pending JPH0766406A (ja) | 1993-08-25 | 1993-08-25 | サリサイド型ｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766406A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1993
- 1993-08-25 JP JP5210584A patent/JPH0766406A/ja active Pending
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