JPH1098012A

JPH1098012A - 半導体装置の製造方法

Info

Publication number: JPH1098012A
Application number: JP8250363A
Authority: JP
Inventors: Setsuo Suzuki; 説男鈴木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-09-20
Filing date: 1996-09-20
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】サリサイド構造等におけるシリサイド膜の低
抵抗化を図ると共に、ウェハ上でのシリサイド膜のシー
ト抵抗値のばらつきを少なくする。【解決手段】シリサイド形成材としてのコバルト膜２
１の下に予め還元性のチタン膜２０を形成し、これによ
って下地の自然酸化膜１８を還元してシリコンに戻した
上でコバルト膜２１によるシリサイド化を行う。下地に
不均一な膜厚の自然酸化膜１８が存在しないので、コバ
ルトシリサイド膜２２の膜厚が均一化する。また、予め
自然酸化膜を還元することで、コバルトシリサイド膜２
２中に多量の酸素が取り込まれるのを防止できるため、
コバルトシリサイド膜２２の高抵抗化が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板の表層
部にシリサイド膜を有する半導体装置の製造方法に係
り、例えばソース・ドレインのサリサイド化されたＭＯ
ＳＦＥＴ等の半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年の半導体装置においては、素子微細
化の進展による装置性能の向上や集積度の向上が著しい
が、中でも、０．２５〜０．３５μｍ以下という微小な
設計ルールが適用される高速ロジック素子やマイクロプ
ロセッサにおいては、ＭＯＳＦＥＴ(Metal Oxide Semic
onductor - Field Effect Transister) のソース・ドレ
インとなる拡散層の抵抗を減少させる必要性が特に大き
いため、拡散層をサリサイド(SALICIDE ; Self Aligned
Silicide ；自己整合的シリサイド）化して低抵抗化を
図る技術が行われている。このサリサイド技術とは、一
般に、シリコン基板に形成した拡散層の表層部分を、ゲ
ート電極やフィールド酸化膜（素子分離膜）と自己整合
的にシリサイド化（チタン等の金属とシリコンとの化合
物化）し、層間絶縁膜上に形成した配線層とのコンタク
ト抵抗を低減させようとする技術である。

【０００３】ところで、素子微細化の流れの中でゲート
長の縮小が進展すると、拡散層の接合面深さ（シリサイ
ドと拡散層との境界面から拡散層と基板との接合面まで
の距離）が相対的に深くなる。この結果、ショートチャ
ネル効果により横方向（ソース・ドレイン間）のリーク
電流が大きくなり、素子特性の劣化の要因となる。した
がって、ゲート長を小さくする場合には、拡散層の接合
面深さも浅く（シャロウ・ジャンクション化）する必要
がある。

【０００４】このような事情から、拡散層をサリサイド
化する際にはシリサイド膜をできるだけ薄く形成して拡
散層の接合面深さを確保することが望ましい。しかしな
がら、例えばチタンを用いて薄いシリサイド層ＴｉＳｉ
₂を形成した場合には、薄膜化に伴って細線効果（線幅
が細くなるにつれてシート抵抗が増大すること）が著し
くなり、その結果、ゲート遅延時間が増大しＭＯＳＦＥ
Ｔの動作周波数の向上が困難となる。

【０００５】そこで、最近ではシリサイド膜の形成にコ
バルト（Ｃｏ）を用いる技術が検討されている。このコ
バルトを用いてシリサイド膜を形成した場合には、細線
効果によるシート抵抗の増大がなく、上記の問題に対処
することができる。ところが、コバルトをシリサイド化
の材料として使用する場合には、次のような問題があっ
た。以下、図面を参照してその問題点を説明する。

【０００６】図３はソース・ドレインをサリサイド化し
て構成したＭＯＳＦＥＴの従来の製造方法を表すもので
ある。まず、図３（ａ）に示したように、シリコン基板
１１１上に、通常のＬＯＣＯＳ(Local Oxidation of S
ilicon) プロセスにより、素子分離用のフィールド絶縁
膜１１２を選択的に形成してＭＯＳＦＥＴ形成領域を画
定した後、このＭＯＳＦＥＴ形成領域にゲート絶縁膜１
１３を介して多結晶シリコン等からなるゲート電極１１
４を選択的に形成する。次に、ＬＤＤ(LightlyDoped Dr
ain) 構造形成のために、活性領域（シリコン基板１１
１表層のソース・ドレイン領域となる領域）に不純物を
イオン注入して低濃度不純物拡散層を形成した後、ＬＤ
Ｄ構造形成に必要なサイドウォール１１５をゲート電極
１１４の側面に形成し、さらに、上記低濃度不純物拡散
層に不純物を選択的にイオン注入して高濃度不純物拡散
層としてのソース領域１１６およびドレイン領域１１７
を形成する。この状態では、既にソース領域１１６、ド
レイン領域１１７およびゲート電極１１４の表面に自然
酸化膜（ＳｉＯ₂）１１８が形成されている。

【０００７】ここで、次のシリサイド膜形成工程の前処
理としての基板洗浄を行い、ソース領域１１６、ドレイ
ン領域１１７およびゲート電極１１４の表面に形成され
た自然酸化膜１１８を除去する。ところが、この洗浄に
よって自然酸化膜は薄くはなるものの、実際上完全には
除去できずに残存し、あるいは洗浄後に再び自然酸化膜
が形成されることもある。このため、図３（ｂ）に示し
たように、シリサイド形成用としてのコバルト膜１２１
を全面に形成した後においても、コバルト膜１２１の下
地のシリコン表面（ソース領域１１６、ドレイン領域１
１７）およびゲート電極１１４の表面に、図３（ｂ）に
示したような自然酸化膜１１８′が存在することとな
る。

【０００８】次に、図３（ｃ）に示したように、いわゆ
るＲＴＡ(Rapid Thermal Annealing) 処理を行うことに
より、ゲート電極１１４、ソース領域１１６およびドレ
イン領域１１７におけるシリコンとコバルト膜１２１と
を反応させ、シリサイド膜１２２を形成する。このと
き、シリコン酸化膜とコバルトとは反応しにくいため、
フィールド絶縁膜１１２およびサイドウォール１１５上
にはシリサイド膜は形成されない。

【０００９】次に、図３（ｄ）に示したように、フィー
ルド絶縁膜１１２およびサイドウォール１１５上の未反
応のコバルト膜１２１を選択的エッチングによって除去
した後、さらに、シリサイド膜１２２の低抵抗化のた
め、第２回目のＲＴＡ処理を行う。これにより、ゲート
電極１１４、ソース領域１１６およびドレイン領域１１
７上にのみ自己整合的にシリサイド膜１２２が形成され
たサリサイド構造のＭＯＳＦＥＴが形成される。

【００１０】

【発明が解決しようとする課題】しかしながら、上記図
３（ａ）で説明したように、基板洗浄後においてもゲー
ト電極１１４、ソース領域１１６およびドレイン領域１
１７上には薄い自然酸化膜１１８′が存在しているた
め、その上にコバルト膜１２１を形成してサリサイド化
しようとした場合には、ウェハ内にシリサイド化の進行
の程度に不均一性が生ずる。これは、上記のようにシリ
サイド反応はシリコン酸化膜上では起こりにくく、しか
も自然酸化膜１１８′の膜厚は均一でないからである。
例えば図４に示したように、自然酸化膜１１８に部分的
に極端に薄い部分やピンホールが存在すると、そのよう
な部分ではソース領域１１６（またはドレイン領域１１
７）の表層部分でシリサイド化が大きく進行してシリサ
イド化領域１２３が拡大し、シリサイド膜厚が厚くなる
一方、そうでない部分ではシリサイド化が進まず、シリ
サイド膜厚が薄くなる。

【００１１】以上のような理由から、シリサイド膜１２
２の膜厚は不均一となり、しかも、形成されたシリサイ
ド膜中には大量の酸素が含まれることとなるため、全体
としてシリサイド膜１２２が高抵抗化すると共に、ウェ
ハ上でのシリサイド膜のシート抵抗値が大きくばらつく
ことにもなる。このような現象は、コバルト膜１２１が
薄い程顕著になり、今後の高集積デバイスにおいては益
々大きな問題となる可能性がある。

【００１２】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、サリサイド構造等におけるシリサイ
ド膜の低抵抗化を図ると共に、ウェハ上でのシリサイド
膜のシート抵抗値のばらつきを少なくすることができる
半導体装置の製造方法を提供することにある。

【００１３】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上に還元性を有する第１の金
属膜を形成し、半導体基板上に形成された自然酸化膜を
還元する工程と、第１の金属膜上にシリサイド形成用の
第２の金属膜を形成する工程と、熱処理により第２の金
属膜と半導体基板とを反応させ、半導体基板の表層部分
に薄いシリサイド膜を形成する工程とを含むものであ
る。第１の金属膜としては例えばチタン膜を用い、その
膜厚は例えば２０ｎｍ以下とするのが望ましい。また、
第２の金属膜としてはコバルト膜を用い、その膜厚は例
えば１０ｎｍ以下とするのが望ましい。

【００１４】また、本発明に係る他の半導体装置の製造
方法は、更に、第２の金属膜の形成工程の後、熱処理に
よるシリサイド膜の形成工程の前に、第２の金属膜の上
に第２の金属膜の自然酸化を防止するための保護膜を形
成する工程を行うようにしたものである。保護膜として
は例えばチタン窒化膜が用いられる。

【００１５】本発明による半導体装置の製造方法では、
第２の金属膜の下に予め形成した還元性の第１の金属膜
によって下地の自然酸化膜が還元され、しかるのちシリ
サイド膜が形成される。このため、不均一な膜厚の自然
酸化膜の存在によってシリサイド膜厚までもが不均一化
するという不都合を回避でき、また、シリサイド膜中に
多量の酸素が取り込まれるのを防止できる。

【００１６】また、本発明による他の半導体装置の製造
方法では、第２の金属膜上に保護膜を形成した上で熱処
理をしてシリサイド形成を行うので、第２の金属膜の酸
化が防止され、シリサイド膜中に酸素が取り込まれるこ
とを確実に阻止できる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１８】図１は本発明の一実施の形態に係る半導体
装置の製造方法を表すものである。本実施の形態では、
ソース・ドレインをサリサイド化して構成したｎチャネ
ル型のＭＯＳＦＥＴの製造に適用する場合について説明
する。

【００１９】まず、図１（ａ）に示したように、通常の
ＬＯＣＯＳプロセスにより、ｐ型のシリコン基板１１上
に素子分離用のフィールド絶縁膜１２を選択的に形成し
てＭＯＳＦＥＴ形成領域を画定した後、熱酸化法等によ
り、このＭＯＳＦＥＴ形成領域のシリコン基板１１の表
面を酸化し、ゲート絶縁膜１３を形成する。次に、減圧
ＣＶＤ法等を用いて、多結晶シリコン（ポリシリコン）
膜からなるゲート電極層を形成する。なお、ゲート電極
層は、多結晶シリコン上にＷＳｉ_X（タングステンシリ
サイド）層を積層したポリサイド構造としてもよい。

【００２０】次に、全面にフォトレジスト膜（図示せ
ず）を形成してフォトリソグラフィ工程によりパターニ
ングし、このフォトレジスト膜をエッチングマスクとし
て、ゲート電極層を選択的にエッチング加工し、ゲート
電極１４を形成する。次に、ＬＤＤ構造形成のために、
活性領域（シリコン基板１１表層のソース・ドレイン領
域となる領域）にｎ^-不純物をイオン注入して低濃度の
ｎ^-不純物拡散層を形成した後、絶縁膜の形成およびそ
の異方性エッチングにより、ＬＤＤ構造形成に必要なサ
イドウォール１５をゲート電極１４の側面に形成し、さ
らに、上記のｎ⁻不純物拡散層にｎ^＋不純物を選択的
にイオン注入して高濃度のｎ⁺不純物拡散層としてのソ
ース領域１６およびドレイン領域１７を形成する。

【００２１】この状態では、ソース領域１６、ドレイン
領域１７およびゲート電極１４の表面に既に自然酸化膜
（ＳｉＯ₂）１８が形成されているため、次に、その除
去のための基板洗浄を行う。但し、この洗浄によって自
然酸化膜は薄くはなるものの、実際上完全には除去でき
ずに残存し、あるいは洗浄後に再び自然酸化膜が形成さ
れる。

【００２２】次に、図１（ｂ）に示したように、スパッ
タリングにより、全面に還元性の金属であるチタン（Ｔ
ｉ）膜２０を１０ｎｍ程度の膜厚に形成する。この場合
のスパッタ条件は、例えば出力３ｋＷ、圧力２ｍＴｏｒ
ｒ、温度１５０°Ｃとする。さらに、図１（ｃ）に示し
たように、チタン膜２０形成に続いて直ちにシリサイド
形成用としてのコバルト膜２１を全面に５ｎｍ程度の膜
厚に形成する。この場合のスパッタ条件は、例えば出力
０．８ｋＷ、圧力２ｍＴｏｒｒ、温度１５０°Ｃとす
る。

【００２３】チタン膜２０を形成すると、次の反応によ
り自然酸化膜１８はシリコン（Ｓｉ）へと還元されて、
図１（ｃ）に示したように自然酸化膜１８は消失し、代
わりにチタン膜２０が酸化されてチタン酸化膜（ＴｉＯ
₂）２０′が生成される。Ｔｉ＋ＳｉＯ₂ → Ｓｉ＋ＴｉＯ₂ もちろん、この反応は、フィールド絶縁膜１２およびサ
イドウォール１５上でも起こるので、結局、チタン酸化
膜２０′は全面に生成されることになる。

【００２４】次に、図１（ｄ）に示したように、１回目
のＲＴＡ処理を行うことにより、ゲート電極１４、ソー
ス領域１６およびドレイン領域１７におけるシリコンと
コバルト膜２１とを反応させ、コバルトシリサイド膜２
２を形成する。この場合のＲＴＡ処理は、例えば、窒素
１００％の雰囲気中で、温度５５０°Ｃ、時間３０秒と
いう条件で行う。このとき、シリコン酸化膜とコバルト
とは反応しにくいため、フィールド絶縁膜１２およびサ
イドウォール１５上にはコバルトシリサイド膜は形成さ
れず、未反応のコバルト膜２１が残存する。

【００２５】次に、図示しないが、フィールド絶縁膜１
２およびサイドウォール１５上の未反応のコバルト膜２
１とチタン酸化膜２０′とを選択的エッチングによって
除去する。このときのエッチングは、例えば、Ｈ₂ＳＯ
₄（硫酸）とＨ₂Ｏ₂（過酸化水素水）とを４対１の割
合で混合した硫酸過水を用い、ウェットエッチングによ
り行うものとし、例えば温度９０°Ｃ、時間１０分程度
という条件とする。次に、コバルトシリサイド膜２２の
低抵抗化のため、第２回目のＲＴＡ処理を行う。この場
合のＲＴＡ処理は、例えば、窒素１００％の雰囲気中
で、温度７００°Ｃ、時間３０秒という条件で行う。

【００２６】このようにして、ゲート電極１４、ソース
領域１６およびドレイン領域１７にのみ自己整合的にコ
バルトシリサイド膜２２が形成されたサリサイド構造の
ｎチャネルＭＯＳＦＥＴが形成される。なお、その後、
図示しないが、層間絶縁膜、配線層および基板配線間コ
ンタクト等を形成したのち、保護膜を形成して全工程を
完了する。

【００２７】上記のように（図１（ａ））、基板洗浄後
においてもゲート電極１４、ソース領域１６およびドレ
イン領域１７上にはシリサイド化に障害となる薄い自然
酸化膜１８が存在しているが、本実施の形態では、その
上に還元性のあるチタン膜２０を形成して自然酸化膜１
８を還元してシリコンに戻した上でコバルト膜２１のシ
リサイド化反応を行うようにしているので、従来のよう
に不均一な膜厚の自然酸化膜の存在によってウェハ内で
シリサイド化の進行程度に不均一性が生じてしまうとい
うことがない。また、コバルトシリサイド膜２２の生成
時に多量の酸素が膜中に取り込まれることもなく、シリ
サイド膜の高抵抗化が防止される。

【００２８】次に、本発明の他の実施の形態を説明す
る。

【００２９】図２は本発明の他の実施の形態に係る半導
体装置の製造方法を表すものである。本実施の形態で
は、チタン膜２０の形成までの工程（図２（ａ），
（ｂ））は上記実施の形態（図１（ａ），（ｂ））と同
じなので、説明を省略する。

【００３０】本実施の形態では、図２（ｃ）に示したよ
うに、チタン膜２０の形成に続いて直ちにシリサイド形
成用としてのコバルト膜２１を全面に５ｎｍ程度の膜厚
に形成した後、さらに、その上にキャップメタル（保護
膜）としてチタン窒化膜（ＴｉＮ膜）２４を形成する。
このチタン窒化膜２４は、その後のＲＴＡ処理工程にお
いてコバルト膜２１が酸化されるのを防止するためのも
のである。ここで、コバルト膜２１の形成時のスパッタ
条件は上記実施の形態と同じである。また、チタン窒化
膜２４の形成時のスパッタは、例えば出力６．５ｋＷ、
圧力４．５ｍＴｏｒｒ、温度１５０°Ｃという条件下
で、窒素を１３５ｓｃｃｍ程度、アルゴンを１５ｓｃｃ
ｍ程度導入して行う。

【００３１】その後の工程および作用は、上記の実施の
形態の場合と同様である。すなわち、チタン膜２０を形
成すると、自然酸化膜１８はシリコンへと還元されて、
図２（ｃ）に示したように自然酸化膜１８はシリコンに
戻り、代わりにチタン酸化膜２０′が生成される。

【００３２】次に、図２（ｄ）に示したように、ＲＴＡ
処理を行うことにより、ゲート電極１４、ソース領域１
６およびドレイン領域１７におけるシリコンとコバルト
膜２１とを反応させ、コバルトシリサイド膜２２を形成
する。この場合のＲＴＡ処理の条件も、上記の実施の形
態の場合と同様である。このとき、シリコン酸化膜とコ
バルトとは反応しにくいため、フィールド絶縁膜１２お
よびサイドウォール１５上にはコバルトシリサイド膜は
形成されず、未反応のコバルト膜２１が残存する。

【００３３】次に、図示しないが、チタン窒化膜２４
と、フィールド絶縁膜１２およびサイドウォール１５上
の未反応のコバルト膜２１と、チタン酸化膜２０′とを
順次選択的エッチングによって除去する。このときのチ
タン窒化膜２４のエッチングには、例えば、ＮＨ₃（ア
ンモニア）とＨ₂Ｏ₂（過酸化水素水）とを４対１の割
合で混合したアンモニア過水を用い、未反応のコバルト
膜２１のエッチングには、上記の実施の形態の場合と同
様に硫酸過水を用いる。なお、アンモニア過水によるエ
ッチングの際には、チタン窒化膜２４のほか、ソース・
ドレイン領域のチタン酸化膜２０′も除去されるが、フ
ィールド絶縁膜１２およびサイドウォール１５上には未
反応のコバルト膜２１が存在するため、これらの領域の
コバルト膜２１の下層のチタン酸化膜２０′はアンモニ
ア過水では除去されず、硫酸過水によるエッチングによ
り除去される。

【００３４】次に、コバルトシリサイド膜２２の低抵抗
化のため、第２回目のＲＴＡ処理を行う。この場合のＲ
ＴＡ処理は、上記実施の形態における第２回目のＲＴＡ
処理の実施の形態と同様である。

【００３５】このようにして、ゲート電極１４、ソース
領域１６およびドレイン領域１７にのみ自己整合的にコ
バルトシリサイド膜２２が形成されたサリサイド構造の
ｎチャネルＭＯＳＦＥＴが形成される。なお、その後、
図示しないが、層間絶縁膜、配線層および基板配線間コ
ンタクト等を形成したのち、保護膜を形成して全工程を
完了する。

【００３６】上記のように、本実施の形態においても、
チタン膜２０を形成して自然酸化膜１８を還元して消滅
させた上でコバルト膜２１のシリサイド化反応を行うよ
うにしているので、均一な膜厚分布のコバルトシリサイ
ド膜を形成することができる。しかも、本実施の形態で
は、コバルト膜２１の上に酸化保護膜としてのチタン窒
化膜２４を形成した状態で第１回目のＲＴＡ処理を行う
ようにしたので、コバルトシリサイド膜２２の生成時に
多量の酸素が膜中に取り込まれるのを確実に回避でき、
シリサイド膜の高抵抗化の防止に一層の効果がある。

【００３７】図５および図６は、従来方法および本発明
による方法によってコバルトシリサイド膜を形成した場
合における８インチウェハ上でのシリサイド膜厚分布の
均一性を比較したものである。

【００３８】このうち、図５（ａ）は、コバルト膜２１
を１５０°Ｃでスパッタした場合において、シンター処
理（第１回目のＲＴＡ処理）を行う前のコバルトシリサ
イド膜２２の膜厚分布の均一性を表し、図５（ｂ）は、
４５０°Ｃでスパッタした場合において、シンター処理
を行う前のコバルトシリサイド膜２２の膜厚分布の均一
性を表すものである。これらの図で、横軸は形成したコ
バルト膜２１の膜厚を表し、縦軸は各コバルト膜厚に対
するウェハ内でのコバルトシリサイド膜２２の膜厚分布
の均一性を表す。また、■印はコバルト膜２１のみ形成
した場合（従来法）の結果を示し、▲印はコバルト膜２
１下にチタン膜２０を形成した場合（図１の方法）の結
果を示し、◆印はコバルト膜２１下にチタン膜２０を形
成すると共にコバルト膜２１上にキャップメタルとして
のチタン窒化膜２４を形成した場合（図２の方法）の結
果を示す。なお、●印は参考データとして、コバルト膜
下にはチタン膜を形成せずコバルト膜上にキャップメタ
ルとしてのチタン窒化膜を形成した場合の結果を示す。

【００３９】一方、図６（ａ）および（ｂ）は、図５
（ａ），（ｂ）にそれぞれ対応したもので、それぞれの
シンター処理後におけるコバルトシリサイド膜２２の膜
厚分布の均一性を表すものである。なお、縦軸、横軸、
および各印（■，▲，◆，●印）の意味するところは図
５の場合と同様である。

【００４０】図５から明らかなように、シンター処理前
は、１５０°Ｃスパッタの場合には各方法ともコバルト
シリサイド膜２２の膜厚分布の均一性に大差はなく、ま
た、４５０°Ｃスパッタの場合にはコバルト膜単層によ
る方法やコバルト膜にチタン窒化膜を付けた方法の方が
却って膜厚分布の均一性が良好である。これに対して、
シンター処理後は、図６から明らかなように、１５０°
Ｃスパッタおよび４５０°Ｃスパッタのいずれの場合に
おいても、コバルト膜下にチタン膜を形成する方法（図
１）や、コバルト膜下にチタン膜を形成すると共にコバ
ルト膜上にチタン窒化膜を形成する方法（図２）による
方が膜厚分布の均一性は格段に良好である。特に、図６
（ａ）に示したように、１５０°Ｃスパッタの場合にお
いて、コバルト膜下にチタン膜を形成すると共にコバル
ト膜上にチタン窒化膜を形成する方法（図２）を用いれ
ば、１０％以下という均一な膜厚分布特性が得られ、中
でも、コバルト膜２１の膜厚を１０ｎｍ以下とした場合
には、膜厚分布の均一性は５％以下となる。また、図６
（ｂ）に示したように、４５０°Ｃスパッタの場合にお
いても、コバルト膜２１の膜厚を１０ｎｍ以下とすれ
ば、図１、図２のいずれの方法でも、１０％以下という
均一な膜厚分布特性が得られる。

【００４１】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこの実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、上
記の各実施の形態では、チタン膜２０の膜厚を１０ｎｍ
程度としたが、この膜厚は２０ｎｍを上限として変更可
能である。また、コバルト膜２１の膜厚を５ｎｍとした
が、この膜厚は１０ｎｍを上限として変更可能である。

【００４２】また、上記の各実施の形態ではｎチャネル
型のＭＯＳＦＥＴについて説明したが、ｐチャネル型の
ＭＯＳＦＥＴやＣＭＯＳ (相補型ＭＯＳ) ＦＥＴにも適
用できるのはもちろんであり、さらに、一般に、ＭＩＳ
(Metal Insulater Semiconductor) 型構造のデバイスに
も適用可能である。

【００４３】また、上記の各実施の形態では、サリサイ
ド構造を有するデバイスの製造に適用するものとした
が、本発明は必ずしもサリサイド構造には限定されず、
一般的にシャロウジャンクション化の進んだデバイスに
おいてシリコン基板上にシリサイド膜を形成する場合に
も適用できる。

【００４４】

【発明の効果】以上説明したように、請求項１ないし請
求項５のいずれか１に記載の半導体装置の製造方法によ
れば、シリサイド形成材としての第２の金属膜の下に予
め還元性の第１の金属膜を形成し、これによって下地の
自然酸化膜を還元した上で第２の金属膜によるシリサイ
ド化を行うようにしたので、不均一な膜厚の自然酸化膜
の存在によってシリサイド膜厚までもが不均一化すると
いう不都合を回避できる。特に、第１の金属膜としてチ
タン膜を用い、第２の金属膜として細線効果のないコバ
ルト膜を用いた場合には、コバルト膜の膜厚を１０ｎｍ
以下とすることにより、シリサイド膜のシート抵抗を小
さくできると共に、ウェハ内におけるシリサイド膜厚を
十分均一化できる。すなわち、ウェハ内でのシリサイド
膜のシート抵抗のばらつきを小さくできる。また、予め
自然酸化膜を還元することで、シリサイド膜中に多量の
酸素が取り込まれるのを防止できるため、この点でもシ
リサイド膜の低抵抗化を図ることができる。したがっ
て、今後、ソース・ドレインをサリサイド化したＭＯＳ
ＦＥＴのシャロウ・ジャンクション化が進んでも、これ
に対応してシリサイド膜を薄く均一に形成することがで
き、コンタクト抵抗の低減等を図る上で極めて有効であ
る。

【００４５】また、請求項６記載の半導体装置の製造方
法によれば、さらに、第２の金属膜の形成後、熱処理に
よるシリサイド膜の形成前に、第２の金属膜上に保護膜
を形成するようにしたので、第２の金属膜の酸化を防止
し、シリサイド膜中に酸素が取り込まれるのを確実に阻
止できる。このため、シリサイド膜の低抵抗化を図る上
で一層の効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体装置の製造
方法の要部工程を表す素子断面図である。

【図２】本発明の他の実施の形態に係る半導体装置の製
造方法の要部工程を表す素子断面図である。

【図３】従来の半導体装置の製造方法の要部工程を表す
素子断面図である。

【図４】図３の要部断面の拡大図である。

【図５】従来法と本発明による方法との比較を表す図で
ある。

【図６】従来法と本発明による方法との比較を表す図で
ある。

【符号の説明】

１１…シリコン基板、１２…フィールド絶縁膜、１３…
ゲート絶縁膜、１４…ゲート電極、１６…ソース領域、
１７…ドレイン領域、１８，１８′…自然酸化膜、２０
…チタン膜（第１の金属膜）、２０′…チタン酸化膜、
２１…コバルト膜（第２の金属膜）、２２…コバルトシ
リサイド膜、２４…チタン窒化膜（保護膜）

Claims

【特許請求の範囲】

【請求項１】半導体基板上に還元性を有する第１の金
属膜を形成し、半導体基板上に形成された自然酸化膜を
還元する工程と、前記第１の金属膜上にシリサイド形成用の第２の金属膜
を形成する工程と、熱処理により前記第２の金属膜と半導体基板とを反応さ
せ、半導体基板の表層部分に薄いシリサイド膜を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項２】前記第１の金属膜はチタン膜であること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】前記第２の金属膜はコバルト膜であるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】前記チタン膜の膜厚は２０ｎｍ以下とす
ることを特徴とする請求項２記載の半導体装置の製造方
法。
【請求項５】前記コバルト膜の膜厚は１０ｎｍ以下と
することを特徴とする請求項３記載の半導体装置の製造
方法。
【請求項６】さらに、前記第２の金属膜の形成工程の
後、前記熱処理によるシリサイド膜の形成工程の前に、
前記第２の金属膜の上に第２の金属膜の自然酸化を防止
するための保護膜を形成する工程を行うようにしたこと
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】前記保護膜はチタン窒化膜からなること
を特徴とする請求項６記載の半導体装置の製造方法。