JPH0766434B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0766434B2 JPH0766434B2 JP61213112A JP21311286A JPH0766434B2 JP H0766434 B2 JPH0766434 B2 JP H0766434B2 JP 61213112 A JP61213112 A JP 61213112A JP 21311286 A JP21311286 A JP 21311286A JP H0766434 B2 JPH0766434 B2 JP H0766434B2
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- Health & Medical Sciences (AREA)
- Biomedical Technology (AREA)
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- Signal Processing (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Processing Or Creating Images (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に、アナログ画像信号
を受けてディジタル画像信号に変換しかつ遅延させた後
画像信号処理を行なう半導体装置に関する。
を受けてディジタル画像信号に変換しかつ遅延させた後
画像信号処理を行なう半導体装置に関する。
［従来の技術］ 第５図は、画像信号処理回路を内蔵した従来の半導体装
置の一例を示す概略ブロック図である。
置の一例を示す概略ブロック図である。
まず、第５図に示した従来の半導体装置の構成について
説明する。第５図において、入力端子１には、アナログ
画像信号が入力され、この入力されたアナログ画像信号
は、A/Dコンバータ２によって、８ビットのディジタル
画像信号に変換される。この８ビットのデイジタル画像
信号は、２ラインメモリ３の入力に与えられるととも
に、画像信号処理回路４の入力にも与えらえる。２ライ
ンメモリ３は、A/Dコンバータ２から与えられた８ビッ
トのディジタル画像信号を、１ライン遅延（1H）および
２ライン遅延（2H）して、それぞれの遅延出力を８ビッ
トディジタル信号として画像信号処理回路４に与えてい
る。そして、これらのA/Dコンバータ２と、２ラインメ
モリ３と、画像信号処理回路４とは、画像信号処理用集
積回路５を構成している。
説明する。第５図において、入力端子１には、アナログ
画像信号が入力され、この入力されたアナログ画像信号
は、A/Dコンバータ２によって、８ビットのディジタル
画像信号に変換される。この８ビットのデイジタル画像
信号は、２ラインメモリ３の入力に与えられるととも
に、画像信号処理回路４の入力にも与えらえる。２ライ
ンメモリ３は、A/Dコンバータ２から与えられた８ビッ
トのディジタル画像信号を、１ライン遅延（1H）および
２ライン遅延（2H）して、それぞれの遅延出力を８ビッ
トディジタル信号として画像信号処理回路４に与えてい
る。そして、これらのA/Dコンバータ２と、２ラインメ
モリ３と、画像信号処理回路４とは、画像信号処理用集
積回路５を構成している。
次に、第５図に示した従来の半導体装置の動作について
説明する。入力端子１に与えらえたアナログ画像信号
は、A/Dコンバータ２によって８ビットのディジタル画
像信号に変換された後、２ラインメモリ３と画像信号処
理回路４とに与えられる。２ラインメモリ３はこの８ビ
ットディジタル画像信号を１ライン遅延（1H）および２
ライン遅延（2H）して、８ビットディジタル信号として
画像信号処理回路４に与え、この画像信号処理回路４
は、A/Dコンバータ２から受取った元の８ビットディジ
タル画像信号（OH）と、２ラインメモリ３から受取った
２つの８ビット遅延ディジタル画像信号（1H），（2H）
とに基づいて、所定の画像処理を実行する。
説明する。入力端子１に与えらえたアナログ画像信号
は、A/Dコンバータ２によって８ビットのディジタル画
像信号に変換された後、２ラインメモリ３と画像信号処
理回路４とに与えられる。２ラインメモリ３はこの８ビ
ットディジタル画像信号を１ライン遅延（1H）および２
ライン遅延（2H）して、８ビットディジタル信号として
画像信号処理回路４に与え、この画像信号処理回路４
は、A/Dコンバータ２から受取った元の８ビットディジ
タル画像信号（OH）と、２ラインメモリ３から受取った
２つの８ビット遅延ディジタル画像信号（1H），（2H）
とに基づいて、所定の画像処理を実行する。
［発明が解決しようとする問題点］ 従来の画像信号処理用の半導体装置は、以上のように構
成されており、２ラインメモリのディジタル遅延出力は
外部に取出されることなく直線画像信号処理回路に与え
られているため、この２ラインメモリのみを単独でテス
トすることがでいないという問題点があった。
成されており、２ラインメモリのディジタル遅延出力は
外部に取出されることなく直線画像信号処理回路に与え
られているため、この２ラインメモリのみを単独でテス
トすることがでいないという問題点があった。
この発明は、上述のような問題点を解消するためになさ
れたもので、アナログ画像信号を受けてディジタル画像
信号に変換・遅延した後、画像信号処理を行なう半導体
装置において、ディジタル遅延手段のみを単独で容易に
テストすることができる半導体装置を提供することを目
的とする。
れたもので、アナログ画像信号を受けてディジタル画像
信号に変換・遅延した後、画像信号処理を行なう半導体
装置において、ディジタル遅延手段のみを単独で容易に
テストすることができる半導体装置を提供することを目
的とする。
［問題点を解決するための手段］ この発明にかかる半導体装置は、アナログ−ディジタル
変換器から出力されディジタル遅延手段に入力されるデ
ィジタル画像信号と、このディジタル遅延手段によって
１ラインないしｍライン遅延されたディジタル遅延信号
のうちの特定の遅延信号とを一致判別手段によって比較
し、その結果双方が一致した場合には、当該ディジタル
遅延手段が正常に動作しているものと判断するように構
成したものである。
変換器から出力されディジタル遅延手段に入力されるデ
ィジタル画像信号と、このディジタル遅延手段によって
１ラインないしｍライン遅延されたディジタル遅延信号
のうちの特定の遅延信号とを一致判別手段によって比較
し、その結果双方が一致した場合には、当該ディジタル
遅延手段が正常に動作しているものと判断するように構
成したものである。
［作用］ この発明にかかる半導体装置は、アナログ−ディジタル
変換器からディジタル遅延手段に入力されたディジタル
入力信号と、ディジタル遅延手段によって遅延されたデ
ィジタル出力信号との一致を判別するようにしたので、
その一致判別出力に基づいて、当該ディジタル遅延手段
が不良であるか否かを容易にテストすることができる。
変換器からディジタル遅延手段に入力されたディジタル
入力信号と、ディジタル遅延手段によって遅延されたデ
ィジタル出力信号との一致を判別するようにしたので、
その一致判別出力に基づいて、当該ディジタル遅延手段
が不良であるか否かを容易にテストすることができる。
［発明の実施例］ 第１図は、この発明の一実施例である半導体装置を示す
概略図ブロック図である。
概略図ブロック図である。
第１図に示したこの発明の一実施例である半導体装置の
構成は、以下の点を除いて、第５図に示した従来の半導
体装置の構成と同じである。すなわち、A/Dコンバータ
２から出力される８ビットのディジタル画像信号と、２
ラインメモリ３から出力される８ビットの２ライン遅延
（2H）信号とを受けて、双方の一致，不一致を判別する
一致回路６と、その判別の結果を出力する一致出力端子
７とが設けられており、A/Dコンバータ２と、２ライン
メモリ３と、画像信号処理回路４と、一致回路６とは、
画像信号処理用集積回路８を構成している。
構成は、以下の点を除いて、第５図に示した従来の半導
体装置の構成と同じである。すなわち、A/Dコンバータ
２から出力される８ビットのディジタル画像信号と、２
ラインメモリ３から出力される８ビットの２ライン遅延
（2H）信号とを受けて、双方の一致，不一致を判別する
一致回路６と、その判別の結果を出力する一致出力端子
７とが設けられており、A/Dコンバータ２と、２ライン
メモリ３と、画像信号処理回路４と、一致回路６とは、
画像信号処理用集積回路８を構成している。
次に、第２図は、第１図における一致回路６をより具体
的に示すブロック図である。
的に示すブロック図である。
次に、第２図に示した一致回路６の構成について説明す
る。第２図において、一致回路６は、EXORゲート20ない
し27と、８入力NORゲート28と、インバータ29とから構
成されている。EXORゲート20ないし27のそれぞれの一方
入力端には、A/Dコンバータ２から出力されて２ライン
メモリ３に入力される８ビットの入力ディジタル画像信
号（MSBから順にOH7〜OH0）が入力され、他方入力端に
は、２ラインメモリ３の出力の１つである８ビットの２
ライン遅延信号（MSBから順に2H7〜2H0）が入力され
る。EXORゲート20ないし27の出力は、NORゲート28の入
力に与えられ、NORゲート28の出力は、インバータ29を
介して反転された後一致出力端子７から出力される。
る。第２図において、一致回路６は、EXORゲート20ない
し27と、８入力NORゲート28と、インバータ29とから構
成されている。EXORゲート20ないし27のそれぞれの一方
入力端には、A/Dコンバータ２から出力されて２ライン
メモリ３に入力される８ビットの入力ディジタル画像信
号（MSBから順にOH7〜OH0）が入力され、他方入力端に
は、２ラインメモリ３の出力の１つである８ビットの２
ライン遅延信号（MSBから順に2H7〜2H0）が入力され
る。EXORゲート20ないし27の出力は、NORゲート28の入
力に与えられ、NORゲート28の出力は、インバータ29を
介して反転された後一致出力端子７から出力される。
次に、第３図は、第１図および第２図に示したこの発明
の一実施例である半導体装置の動作を説明するためのタ
イミング図であり、第３図（ａ）は、A/Dコンバータ２
から一致回路６への入力ディジタル画像信号を示してお
り、、第３図（ｂ）は、２ラインメモリ３からの２ライ
ン遅延（2H）信号を示しており、さらに第３図（ｃ）
は、一致回路６の出力を示している。
の一実施例である半導体装置の動作を説明するためのタ
イミング図であり、第３図（ａ）は、A/Dコンバータ２
から一致回路６への入力ディジタル画像信号を示してお
り、、第３図（ｂ）は、２ラインメモリ３からの２ライ
ン遅延（2H）信号を示しており、さらに第３図（ｃ）
は、一致回路６の出力を示している。
次に、第１図ないし第３図を参照して、この発明の一実
施例の動作について説明する。
施例の動作について説明する。
まず、入力端子１には、同じ内容のアナログ画像信号が
１ライン期間ごとに繰返し入力されているものとする。
すると、A/Dコンバータ２からは、第３図（ａ）に示す
ようなディジタル画像信号が１ライン期間ごとに繰返し
出力されて、２ラインメモリ３と一致回路６とに入力さ
れる。そして、入力が開始されてから２ラインの期間が
経過した後には、もしも２ラインメモリ３が正常であれ
ば、第３図（ｂ）に示すように、一致回路６への入力デ
ィジタル画像信号と完全に一致する２ライン遅延（2H）
信号が２ラインメモリ３から出力され、画像信号処理回
路４と一致回路６とに入力される。このように、一致回
路６への入力ディジタル画像信号と、２ライン遅延（2
H）信号とが一致している場合には、一致回路６を構成
するEXORゲート20ないし27の出力はすべて“L"レベルと
なり、一致出力端子７には“L"レベルの信号が出力され
る。
１ライン期間ごとに繰返し入力されているものとする。
すると、A/Dコンバータ２からは、第３図（ａ）に示す
ようなディジタル画像信号が１ライン期間ごとに繰返し
出力されて、２ラインメモリ３と一致回路６とに入力さ
れる。そして、入力が開始されてから２ラインの期間が
経過した後には、もしも２ラインメモリ３が正常であれ
ば、第３図（ｂ）に示すように、一致回路６への入力デ
ィジタル画像信号と完全に一致する２ライン遅延（2H）
信号が２ラインメモリ３から出力され、画像信号処理回
路４と一致回路６とに入力される。このように、一致回
路６への入力ディジタル画像信号と、２ライン遅延（2
H）信号とが一致している場合には、一致回路６を構成
するEXORゲート20ないし27の出力はすべて“L"レベルと
なり、一致出力端子７には“L"レベルの信号が出力され
る。
逆に、入力ディジタル画像信号と、２ライン遅延（2H）
信号との間で、１ビットでも一致していないならば、た
とえば、OH3と2H3とが不一致であれば、EXORゲート23の
出力が“H"レベルとなり、その結果、一致出力端子７に
は“H"レベルの信号が現われる（第３図のＡ点）。した
がって、一致回路６から一致出力端子７を介して出力さ
れる信号を検出することによって、２ラインメモリ３が
正常に動作しているか否かを容易にテストすることがで
きる。
信号との間で、１ビットでも一致していないならば、た
とえば、OH3と2H3とが不一致であれば、EXORゲート23の
出力が“H"レベルとなり、その結果、一致出力端子７に
は“H"レベルの信号が現われる（第３図のＡ点）。した
がって、一致回路６から一致出力端子７を介して出力さ
れる信号を検出することによって、２ラインメモリ３が
正常に動作しているか否かを容易にテストすることがで
きる。
なお、A/Dコンバータ２の量子化誤差や非直線性誤差の
ために、また、A/Dコンバータ２に入力されるアナログ
画像信号に重畳された雑音のために、A/Dコンバータ２
のディジタル画像信号出力の下位のビットに関して、ラ
イン期間ごとに信号の再現性が失なわれることがある。
このような場合には、たとえば２ラインメモリ３が正常
に機能していても、２ライン期間を隔てて一致回路６に
おいて比較される両ディジタル画像信号間に不一致が生
じることとなり、一致回路６は、２ラインメモリ３の機
能テストという本来の目的を達成することができなくな
ってしまう。第４図は、この発明の他の実施例を示す概
略ブロック図であって、上述のようにディジタル画像信
号の再現性が失われるような場合に有効な切換手段を備
えたA/Dコンバータを含む半導体装置を示すブロック図
である。
ために、また、A/Dコンバータ２に入力されるアナログ
画像信号に重畳された雑音のために、A/Dコンバータ２
のディジタル画像信号出力の下位のビットに関して、ラ
イン期間ごとに信号の再現性が失なわれることがある。
このような場合には、たとえば２ラインメモリ３が正常
に機能していても、２ライン期間を隔てて一致回路６に
おいて比較される両ディジタル画像信号間に不一致が生
じることとなり、一致回路６は、２ラインメモリ３の機
能テストという本来の目的を達成することができなくな
ってしまう。第４図は、この発明の他の実施例を示す概
略ブロック図であって、上述のようにディジタル画像信
号の再現性が失われるような場合に有効な切換手段を備
えたA/Dコンバータを含む半導体装置を示すブロック図
である。
第４図に示した実施例の構成は、次の点を除いて、第１
図および第２図に示した実施例の構成と同じである。す
なわち、A/Dコンバータ２は、A/D変換回路30と、入力信
号切換回路31とから構成されており、２ラインメモリ３
の入力端子をMSBから順に3a,3b,…,3hとすると、A/D変
換回路30の８ビットディジタル画像信号出力の上位ビッ
ト値OH7,OH6,OH5,OH4は入力信号切換回路31を介してそ
のまま２ラインメモリ３の対応する入力端子3a,3b,3c,3
dに与えられる。さらに、入力信号切換回路31には、イ
ンバータ32,33,34,35が設けられており、それぞれ、上
述の上位ビット値OH7,OH6,OH5,OH4の反転信号▲
▼，▲▼，▲▼，▲▼を発生する。
さらに、入力信号切換回路31にはスイッチ手段36,37,3
8,39が設けられており、これらのスイッチ手段は、当該
半導体装置を本来の目的である画像処理用に使用すると
きには、A/D変換回路30のディジタル画像信号出力の下
位ビット値OH3,OH2,OH1,OH0を２ラインメモリ３の対応
する入力端子3e,3f,3g,3hにそのまま与えるように切換
わる。一方、一致回路６を用いて２ラインメモリ３の機
能テストを実行するときには、これらのスイッチ手段
は、インバータ32,33,34,35で発生した反転信号▲
▼，▲▼，▲▼，▲▼を、２ライ
ンメモリ３の対応する入力端子3e,3f,3g,3hに与えるよ
うに切換わる。
図および第２図に示した実施例の構成と同じである。す
なわち、A/Dコンバータ２は、A/D変換回路30と、入力信
号切換回路31とから構成されており、２ラインメモリ３
の入力端子をMSBから順に3a,3b,…,3hとすると、A/D変
換回路30の８ビットディジタル画像信号出力の上位ビッ
ト値OH7,OH6,OH5,OH4は入力信号切換回路31を介してそ
のまま２ラインメモリ３の対応する入力端子3a,3b,3c,3
dに与えられる。さらに、入力信号切換回路31には、イ
ンバータ32,33,34,35が設けられており、それぞれ、上
述の上位ビット値OH7,OH6,OH5,OH4の反転信号▲
▼，▲▼，▲▼，▲▼を発生する。
さらに、入力信号切換回路31にはスイッチ手段36,37,3
8,39が設けられており、これらのスイッチ手段は、当該
半導体装置を本来の目的である画像処理用に使用すると
きには、A/D変換回路30のディジタル画像信号出力の下
位ビット値OH3,OH2,OH1,OH0を２ラインメモリ３の対応
する入力端子3e,3f,3g,3hにそのまま与えるように切換
わる。一方、一致回路６を用いて２ラインメモリ３の機
能テストを実行するときには、これらのスイッチ手段
は、インバータ32,33,34,35で発生した反転信号▲
▼，▲▼，▲▼，▲▼を、２ライ
ンメモリ３の対応する入力端子3e,3f,3g,3hに与えるよ
うに切換わる。
すなわち、２ラインメモリ３の機能テスト時には、入力
信号切換回路31を用いて、ノイズ等の影響を受けやすい
A/D変換回路30の下位ビット出力の２ラインメモリ３お
よび一致回路６への連結を切離し、代わりにライン期間
ごとの再現性の保証されたA/D変換回路30の８ビットデ
ィジタル出力の上位ビットの論理反転データを２ライン
メモリ３の下位ビット入力端子3e,3f,3g,3hおよび一致
回路６へ与えることにより、より精度の高い２ラインメ
モリ３の機能テストを行なうことができる。
信号切換回路31を用いて、ノイズ等の影響を受けやすい
A/D変換回路30の下位ビット出力の２ラインメモリ３お
よび一致回路６への連結を切離し、代わりにライン期間
ごとの再現性の保証されたA/D変換回路30の８ビットデ
ィジタル出力の上位ビットの論理反転データを２ライン
メモリ３の下位ビット入力端子3e,3f,3g,3hおよび一致
回路６へ与えることにより、より精度の高い２ラインメ
モリ３の機能テストを行なうことができる。
なお、A/D変換回路30のディジタル出力の上位ビットの
論理反転データを用いたのは、機能テストの故障検出率
を向上させるためであり、インバータ32,33,34,35を設
けることなく、A/D変換回路30のディジタル出力の上位
ビットをそのまま２ラインメモリ３の下位ビット入力端
子3e,3f,3g,3hにそのまま与えてもよい。
論理反転データを用いたのは、機能テストの故障検出率
を向上させるためであり、インバータ32,33,34,35を設
けることなく、A/D変換回路30のディジタル出力の上位
ビットをそのまま２ラインメモリ３の下位ビット入力端
子3e,3f,3g,3hにそのまま与えてもよい。
また、スイッチ手段による入力信号の切換は、A/D変換
回路30の８ビットディジタル信号出力の下位４ビットに
限るものではなく、ライン期間ごとの再現性に特に乏し
い下位ビット、たとえば下位２ビットに対して入力信号
を切換を行なうように構成してもよい。
回路30の８ビットディジタル信号出力の下位４ビットに
限るものではなく、ライン期間ごとの再現性に特に乏し
い下位ビット、たとえば下位２ビットに対して入力信号
を切換を行なうように構成してもよい。
さらに、上述の実施例では、ディジタル遅延手段として
２ラインメモリ３を用いるようにしたが、これに限るこ
となく、シフトレジスタなどの他の回路手段を用いても
よい。
２ラインメモリ３を用いるようにしたが、これに限るこ
となく、シフトレジスタなどの他の回路手段を用いても
よい。
また、遅延させるライン数は２ラインに限定されるもの
ではなく、ライン数はいくらであってもよい。
ではなく、ライン数はいくらであってもよい。
さらに、上述の実施例では、最終ライン遅延出力と入力
画像信号の一致を判別するようにしたが、いずれのライ
ンの遅延出力と入力信号の一致を判別してもよい。たと
えば、一致判別のペアを複数個設定してもよい。その場
合には、ペアの数だけ一致回路が必要になるが、エラー
を生ずる部分の同定をより正確に行なうことができる。
また、画像信号としては、８ビツトに限ることなく何ビ
ットの画像信号であってもよい。
画像信号の一致を判別するようにしたが、いずれのライ
ンの遅延出力と入力信号の一致を判別してもよい。たと
えば、一致判別のペアを複数個設定してもよい。その場
合には、ペアの数だけ一致回路が必要になるが、エラー
を生ずる部分の同定をより正確に行なうことができる。
また、画像信号としては、８ビツトに限ることなく何ビ
ットの画像信号であってもよい。
なお、上述の実施例における一致回路６は、第２図に示
された構成に限定されるものではなく、比較する両信号
間に１ビットでも不一致があれば一致出力端子７に不一
致信号を出力するように機能するものであればどのよう
な構成のものでもよい。
された構成に限定されるものではなく、比較する両信号
間に１ビットでも不一致があれば一致出力端子７に不一
致信号を出力するように機能するものであればどのよう
な構成のものでもよい。
［発明の効果］ 以上のように、この発明によれば、アナログ−ディジタ
ル変換手段から出力されディジタル遅延手段へ入力され
るディジタル画像信号と、ディジタル遅延手段の特定の
遅延出力信号とを比較してその一致、不一致を判別する
一致判別手段を設けるように構成したので、画像信号処
理用半導体装置に含まれるディジタル遅延手段を単独に
テストすることができる。
ル変換手段から出力されディジタル遅延手段へ入力され
るディジタル画像信号と、ディジタル遅延手段の特定の
遅延出力信号とを比較してその一致、不一致を判別する
一致判別手段を設けるように構成したので、画像信号処
理用半導体装置に含まれるディジタル遅延手段を単独に
テストすることができる。
第１図はこの発明の一実施例の概略ブロック図である。
第２図は第１図に示した一致回路の具体的なブロック図
である。第３図はこの発明の一実施例の動作を説明する
ためのタイミング図である。第４図はこの発明の他の実
施例の概略ブロック図である。第５図は従来の画像信号
処理用半導体装置の概略ブロック図である。 図において、１はアナログ画像信号入力端子、２はA/D
コンバータ、３は２ラインメモリ、４は画像信号処理回
路、5,8は画像信号処理用集積回路、６は一致回路、７
は一致出力端子、30はA/D変換回路、31は入力信号切換
回路、32,33,34,35はインバータ、36,37,38,39はスイッ
チを示す。
第２図は第１図に示した一致回路の具体的なブロック図
である。第３図はこの発明の一実施例の動作を説明する
ためのタイミング図である。第４図はこの発明の他の実
施例の概略ブロック図である。第５図は従来の画像信号
処理用半導体装置の概略ブロック図である。 図において、１はアナログ画像信号入力端子、２はA/D
コンバータ、３は２ラインメモリ、４は画像信号処理回
路、5,8は画像信号処理用集積回路、６は一致回路、７
は一致出力端子、30はA/D変換回路、31は入力信号切換
回路、32,33,34,35はインバータ、36,37,38,39はスイッ
チを示す。
Claims (2)
- 【請求項１】アナログ画像信号を受けて画像信号処理を
行なう半導体装置であって、 前記受けられたアナログ画像信号をｎ（ｎは正の整数）
ビットのディジタル画像信号に変換するアナログ−ディ
ジタル変換手段と、 前記アナログ−ディジタル変換手段から出力される前記
ｎビットのディジタル画像信号を受けて、前記ｎビット
のディジタル画像信号の１ラインないしｍ（ｍは正の整
数）ラインの遅延信号を出力するディジタル遅延手段
と、 前記ディジタル遅延手段出力を受けて画像信号処理を行
なう画像信号処理手段と、 前記アナログ−ディジタル変換手段から出力され前記デ
ィジタル遅延手段に入力される前記ｎビットのディジタ
ル画像信号と、前記ディジタル遅延手段から出力される
前記１ラインないしｍラインの遅延信号のうちの検査さ
れるべきｌ（ｌは１≦ｌ≦ｍの整数）ラインの遅延信号
とを比較して、前記ｎビットのディジタル画像信号と前
記ｌラインの遅延信号との一致を判別する一致判別手段
とを備えた、半導体装置。 - 【請求項２】前記アナログ−ディジタル変換手段は、 前記ディジタル遅延手段のテスト時に、前記変換された
ｎビットのディジタル画像信号出力のうちの特定の下位
ビットを、ｎビットのうちの特定の上位ビットで置換え
るための切換手段を含む、特許請求の範囲第１項記載の
半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213112A JPH0766434B2 (ja) | 1986-09-09 | 1986-09-09 | 半導体装置 |
| DE3730081A DE3730081C2 (de) | 1986-09-09 | 1987-09-08 | Halbleitervorrichtung |
| US07/094,648 US4924314A (en) | 1986-09-09 | 1987-09-09 | Semiconductor device containing video signal processing circuit |
| NL8702144A NL191394C (nl) | 1986-09-09 | 1987-09-09 | Halfgeleiderinrichting voor de verwerking van videosignalen. |
| US07/494,073 US5093724A (en) | 1986-09-09 | 1990-03-15 | Semiconductor device containing video signal processing circuit |
Applications Claiming Priority (1)
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