JPH0878956A - 信号発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 第１の周波数の信号を基準信号とし第２の周
波数の信号を生成させる信号発生装置において、理想的
な信号を発生することを目的とする。 【構成】 比較回路１０７と検出回路１０８により、位
相情報が所定値以上となることを検出する。その検出結
果により、切換回路１０９で、第１の加算回路１０４と
第２の加算回路１０５と減算回路１０６からの入力を切
り換えて出力し、第１の加算回路１０４に入力する。変
換回路１１０は切換回路１０９の出力を演算して信号を
発生することで、位相変動のない理想的な出力信号を発
生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル信号処理にお
いて、第１の周波数の信号を使用して第２の周波数の信
号を精度よく生成することを目的とした信号発生装置に
関するものである。

【０００２】

【従来の技術】一般にディジタル信号処理による信号発
生装置は、処理に使用する周波数の１周期での、発生さ
せる信号の増加位相の積算により位相を算出し、その算
出された位相での、発生させる信号の振幅値を演算によ
り変換する方法で行われる。

【０００３】この時、特に位相の算出については、基本
的に整数演算で行われる。例えば、発生させる周波数が
ａ、処理に使用する周波数がｂである時（ただし、ａ＜
ｂ）の信号発生処理について説明する。

【０００４】ａとｂの周波数関係を比で表すとａ：ｂで
ある。この比は、周波数ｂの１周期において、周波数ａ
はａ／ｂ周期分の位相が変化することを意味する。前記
の比に関して、ｂを２のべき乗で表される数ｂ１を使用
して表した場合をａ１：ｂ１とする。さらに、ａ１を整
数化したａ２で近似すると、ａとｂの周波数比はａ２：
ｂ１で近似される。

【０００５】この近似された比を利用した具体的な信号
発生装置を実現する場合は、周波数ａの１周期毎にａ２
ずつ増加するａ２の積算処理による位相算出結果によ
り、その１周期をｂ１分割した位相上での周波数ｂの振
幅値を発生させる方法で行われる。

【０００６】しかし、このときａ１をａ２に近似するこ
とによる誤差ｇによる本来の位相との位相誤差が発生す
る。これは、前記誤差ｇを分数Ｍ／ｍで表したとき、ａ
２の積算をｍ回行うとＭだけの位相誤差が発生すること
を意味する。

【０００７】よって、この位相誤差の補正を、従来は、
積算回数のｍ回に１回だけ、その積算値ａ２を、ａ２か
らＭを減じたｄとすることにより行っていた。

【０００８】以下、図２および図３で従来の信号発生装
置の動作を具体的に説明する。図２は従来の信号発生装
置の構成を示すブロック図である。

【０００９】２０１は、１周期をｍとするカウンタ、２
０２は一致回路、２０３は定数ｃを発生される第１の定
数発生回路、２０４は定数ａを発生される第２の定数発
生回路、２０５は定数ｄを発生される第３の定数発生回
路、２０６は切換回路、２０７は積算回路、２０８は変
換回路、２０９は出力端子である。

【００１０】一致回路２０２はカウンタ２０１の出力と
第１の定数発生回路２０３の出力とを比較し、一致した
場合に制御信号を発生する一致回路である。一致回路２
０２より出力された制御信号は、切換回路２０６に入力
され、切換回路２０６ではその制御信号により第２の定
数発生回路２０４からの入力と第３の定数発生回路２０
５からの入力を切り換えて出力する。切換回路２０６の
出力は積算回路２０７に入力され、積算回路２０７では
その入力を、出力をｎビットとした積算を行う。積算回
路２０７より出力されたｎビットの積算結果は変換回路
２０８に入力され、変換回路２０８はその入力を位相情
報としてそれに対応する振幅値に変換し、出力端子２０
９に出力する。

【００１１】図３は図２における各ブロックの出力信号
の１例を示す波形図である。３０１はカウンタ２０１の
出力波形を示し、一周期でｍ回のカウントを行う。３０
２は一致回路２０２の出力波形を示し、カウンタ２０１
の一周期中に１回の制御信号を発生する。３０３は積算
回路２０７の出力波形を示し、カウンタ２０１の１回の
カウント毎に定数ａの積算を行い、３０２で示した制御
信号が発生されたときのみ定数ａを定数ｄに切り換え、
整数化による誤差を補正した積算を行う。３０３の波形
は積算回路２０７の出力をｎビットに制限しているた
め、オーバーフローが発生してこのような波形となって
いる。３０４において、３０５は整数化による誤差の発
生していない理想的な信号の波形を示し、３０６は整数
化した演算により生成される変換回路２０８の出力信号
の波形を示す。

【００１２】

【発明が解決しようとする課題】しかしながら、上記の
従来の信号発生装置は、整数化による誤差の補正を行う
構成であったため、その誤差の補正処理の前後におい
て、位相変動が発生し、周波数精度が悪く、連続性の悪
い信号となるという欠点を有していた。

【００１３】本発明は上記のような従来の方法の問題点
を解決するもので、位相誤差の発生を排除し、位相情報
となる信号の補正を行うことにより、位相変動のない理
想的な信号を生成することができる信号発生装置を提供
することを目的とする。

【００１４】

【課題を解決するための手段】以上のような従来の課題
を解決するために本発明の信号発生装置は、定数ａ（ａ
は正の整数）を発生する第１の定数発生手段と、定数ｂ
（ｂは正の整数）を発生する第２の定数発生手段と、定
数ｃ（ｃは正の整数）を発生する第３の定数発生手段
と、第１の加算手段と第２の加算手段と減算手段と検出
手段と比較手段と切換手段と変換手段とを具備し、前記
第１の加算手段は、第１の定数発生手段の出力と前記切
換手段の出力の加算を０から２ⁿ−１（ｎは正の整数）
まで繰り返し行い、前記第２の加算手段は、前記第１の
加算手段の出力と前記第２の定数発生手段の出力を加算
し、前記減算手段は、前記第１の加算手段の出力から前
記第２の定数発生手段の出力を減算し、前記比較手段
は、前記第１の加算手段の出力と前記第３の定数発生手
段の出力を比較し、その大小関係を出力し、前記検出手
段は、前記第１の加算手段の出力のオーバーフローを検
出し、前記切換手段は、前記検出手段の出力と前記比較
手段の出力とにより、前記第１の加算手段からの入力と
前記第２の加算手段からの入力と前記減算手段からの入
力とを切り換えて出力し、前記変換手段は、前記切換手
段の出力を位相情報としての入力として、その位相情報
から振幅値に変換する構成を有している。

【００１５】

【作用】本発明は上記した構成により、位相誤差の発生
要因を排除し、位相情報となる信号の補正を行うことに
より、位相変動のない理想的な信号を生成することがで
きる。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００１７】図１は本発明の信号発生回路の実施例のブ
ロック図を示すものである。図１において、１０１は定
数ａ（ａは正の整数）を発生する第１の定数発生回路、
１０２は定数ｂ（ｂは正の整数）を発生する第２の定数
発生回路、１０３は定数ｃ（ｃは正の整数）を発生する
第３の定数発生回路、１０４は第１の加算回路、１０５
は第２の加算回路、１０６は減算回路、１０７は比較回
路、１０８は検出回路、１０９は切換回路、１１０は変
換回路、１１１は出力端子であり、前記第１の加算回路
１０４は、第１の定数発生回路１０１の出力と前記切換
回路１０９の出力の加算を０から２ⁿ−１（ｎは正の整
数）まで繰り返し行い、前記第２の加算回路１０５は、
前記第１の加算回路１０４の出力と前記第２の定数発生
回路１０２の出力を加算し、前記減算回路１０６は、前
記第１の加算回路１０４の出力から前記第３の定数発生
回路１０３の出力を減算し、前記比較回路１０７は、前
記第１の加算回路１０４の出力と前記第３の定数発生回
路の出力１０３を比較し、その大小関係を出力し、前記
検出回路１０８は、前記第１の加算回路１０４の出力の
オーバーフローを検出し、前記切換回路１０９は、前記
比較回路１０７の出力と前記検出回路１０８の出力とに
より、前記第１の加算回路１０４からの入力と前記第２
の加算回路１０５からの入力と前記減算回路１０６から
の入力とを切り換えて出力し、前記変換回路１１０は、
前記切換回路１０９の出力が位相情報として入力され
て、その位相情報から振幅値に変換するものである。

【００１８】以下、２つの信号の周波数比が９９９：４
０００で表すことができる、定数４０００で表される信
号（以下、信号４０００と略す）を使用して定数９９９
で表される信号（以下、信号９９９と略す）を生成する
信号発生装置の場合について説明する。

【００１９】この場合、信号９９９と信号４０００との
周波数比９９９：４０００は、発生させる信号９９９
の、その１周期を４０００に均等分割したときの１分割
分を１単位位相とするとき、使用する信号４０００の１
周期間と信号９９９の９９９単位位相分とが対応するこ
とを意味する。

【００２０】図１において、１０１は定数９９９を発生
する第１の定数発生回路、１０２は定数９６を発生する
第２の定数発生回路、１０３は定数４０００を発生する
第３の定数発生回路、１０４は第１の加算回路、１０５
は第２の加算回路、１０６は減算回路、１０７は比較回
路、１０８は検出回路、１０９は切換回路、１１０は変
換回路、１１１は出力端子であり、前記第１の加算回路
１０４は、第１の定数発生回路１０１の出力と前記切換
回路１０９の出力の加算を０から４０９５まで繰り返し
行い、前記第２の加算回路１０５は、前記第１の加算回
路１０４の出力と前記第２の定数発生回路１０２の出力
を加算し、前記減算回路１０６は、前記第１の加算回路
１０４の出力から前記第３の定数発生回路１０３の出力
を減算し、前記比較回路１０７は、前記第１の加算回路
１０４の出力と前記第３の定数発生回路１０３の出力を
比較し、その大小関係を出力し、前記検出回路１０８
は、前記第１の加算回路１０４の出力のオーバーフロー
を検出し、前記切換回路１０９は、前記比較回路１０７
の出力と前記検出回路１０８の出力とにより、前記第１
の加算回路１０４からの入力と前記第２の加算回路１０
５からの入力と前記減算回路１０６からの入力とを切り
換えて出力し、前記変換回路１１０は、前記切換回路１
０９の出力が位相情報として入力されて、その位相情報
から振幅値に変換するものである。

【００２１】ディジタル信号処理においては処理は２進
数で行われる。よって、例えば第１の加算回路１０４
は、４０００を表す必要性から、１２ビット長となる。

【００２２】第１の加算回路１０４が１２ビットである
ときの、その加算出力の状態は０から４０９５の４０９
６状態であり、それ以上の数の場合には、オーバーフロ
ーとなる。

【００２３】したがって、第１の加算回路１０４の出力
は、無補正の場合には（表１）の加算値の欄のようにな
る。

【００２４】

【表１】

【００２５】しかし、今回の場合に本来必要な状態は０
から３９９９の４０００状態であるため、上記の加算出
力値と本来値との間に差が発生する。

【００２６】よって、４０９６状態を４０００状態
（（表１）の必要値の欄を参照）に補正する必要があ
る。

【００２７】この補正に関して、たとえば、第１の加算
回路１０４の出力が１ずつ増加するような場合であれ
ば、その出力が３９９９になったときに、加算回路１０
４をリセットして０にする操作を行えば良い。

【００２８】しかし今回は、その出力増加が１ではなく
９９９であり、連続的な増加でないため、リセット判定
値及びリセット値が一意にならず、単純なリセット操作
では行えない。

【００２９】よって本実施例では、第１の加算回路１０
４の出力と、第１の加算回路１０４の出力と第２の定数
発生回路１０２の出力を加算する第２の加算回路１０５
の出力と、第１の加算回路１０４の出力から第３の定数
発生回路１０３の出力を減算する減算回路１０６の出力
とを、比較回路１０７の出力と検出回路１０８の出力と
により、切換回路１０９で切り換えて出力することで行
っている。

【００３０】以下にその動作を説明する。第１の加算回
路１０４の出力は、０から３９９９までの場合は、変換
なくそのまま使用できるが、それ以上の値の場合に補正
が必要となる。

【００３１】まず、４０００から４０９５の値となった
場合は、本来必要となる値が０から９５に相当する。よ
って、第１の加算回路１０４の出力から第３の定数発生
回路１０３の出力である４０００を減算回路１０６によ
り減算し、第１の加算回路１０４の出力が第３の定数発
生回路の出力値である４０００以上であるか否かを識別
する比較回路１０７の出力が４０００以上と識別した場
合のみに、切換回路１０９で減算回路１０６の出力を選
択出力することとしている。

【００３２】次に、第１の加算回路１０４の出力がビッ
ト数を制限していることによるオーバーフローが発生し
た場合、つまり４０９６以上となった場合がある。この
場合、第１の加算回路１０４の出力値は見かけ上４０９
６分減算された値になる。

【００３３】この加算回路１０４がオーバーフローした
ときの出力値は、本来必要となる値に対して９６分だけ
小さいものとなる。よって、第１の加算回路１０４の出
力に第２の定数発生回路１０２の出力である９６を第２
の加算回路１０５により加算し、第１の加算回路１０４
の出力がオーバーフローをしたか否かを識別する検出回
路１０８の出力がオーバーフローと識別した場合のみ
に、切換回路１０９で第２の加算回路１０５の出力を選
択出力することとしている。

【００３４】このように本実施例によれば、第１の加算
回路１０４の出力を、その状態に応じて補正し、その結
果を切換回路１０９で切り換えることにより、位相情報
となる信号を正確に出力することを可能とし、理想的な
生成信号を発生することができる。

【００３５】

【発明の効果】以上説明したように本発明によれば、発
生する信号の位相情報となる信号をその状態に応じて補
正することにより、正確な位相情報信号を得ることが可
能となり、理想的な生成信号を生成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の信号発生装置の構成を示す
ブロック図

【図２】従来の信号発生装置の構成を示すブロック図

【図３】従来の信号発生装置での動作内容を示す波形図

【符号の説明】

１０１ 第１の定数発生回路 １０２ 第２の定数発生回路 １０３ 第３の定数発生回路 １０４ 第１の加算回路 １０５ 第２の加算回路 １０６ 減算回路 １０７ 比較回路 １０８ 検出回路 １０９ 切換回路 １１０ 変換回路 １１１ 出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 定数ａ（ａは正の整数）を発生する第１
   の定数発生手段と、 定数ｂ（ｂは正の整数）を発生する第２の定数発生手段
   と、 定数ｃ（ｃは正の整数）を発生する第３の定数発生手段
   と、 第１の加算手段と、 第２の加算手段と、 減算手段と、 検出手段と、 比較手段と、 切換手段と、 変換手段とを具備し、 前記第１の加算手段は、第１の定数発生手段の出力と前
   記切換手段の出力の加算を行い、 前記第２の加算手段は、前記第１の加算手段の出力と前
   記第２の定数発生手段の出力を加算し、 前記減算手段は、前記第１の加算手段の出力から前記第
   ２の定数発生手段の出力を減算し、 前記比較手段は、前記第１の加算手段の出力と前記第３
   の定数発生手段の出力を比較し、その大小関係を出力
   し、 前記検出手段は、前記第１の加算手段の出力のオーバー
   フローを検出し、 前記切換手段は、前記検出手段の出力と前記比較手段の
   出力とにより、前記第１の加算手段からの入力と前記第
   ２の加算手段からの入力と前記減算手段からの入力とを
   切り換えて出力し、 前記変換手段は、前記切換手段の出力を位相情報として
   の入力として、その位相情報から振幅値に変換する構成
   とすることを特徴とする信号発生装置。