JPH0766686A - ディジタルサンプリングレート変換方法及び装置 - Google Patents

ディジタルサンプリングレート変換方法及び装置

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JPH0766686A
JPH0766686A JP6184671A JP18467194A JPH0766686A JP H0766686 A JPH0766686 A JP H0766686A JP 6184671 A JP6184671 A JP 6184671A JP 18467194 A JP18467194 A JP 18467194A JP H0766686 A JPH0766686 A JP H0766686A
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digital
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clock
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JP6184671A
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English (en)
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Schemmann Heinrich
シェマン ハインリッヒ
Karin Rothermel
ロターメル カーリン
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Deutsche Thomson Brandt GmbH
Original Assignee
Deutsche Thomson Brandt GmbH
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    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
    • H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation

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Abstract

(57)【要約】 【目的】 低価格で一般的な適用のための異なるサンプ
リングレート比率の変換と同様に、低中間変換周波数の
使用を可能にすることが本発明の目的である。 【構成】 本発明によれば、第２サンプリングレートを
持つディジタル出力信号は、第１サンプリングレートの
第１中間値（Ｘ）および、２つの第１中間値（Ｘ）の間
にディジタル出力信号を形成する第２中間値で形成され
ており、ここにおいて、リニア補間器（ＬＩＰ）を制御
すると同様に第２サンプリング周波数（Ｆｓ２）に関す
るクロックレートを発生させるために使用される制御信
号は、第２サンプリングレートを持つ第２サンプリング
周波数（Ｆｓ２）および第１サンプリングレートを持つ
第１サンプリング周波数（Ｆｓａ）との間の比率から形
成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、異なるサンプリングレ
ートまたはサンプリング周波数を使用する装置の間での
信号の伝達のための、または、第１サンプリングレート
を持つディジタル入力信号のサンプリングレートの、第
二サンプリングレートを持つディジタル出力信号への、
サンプリングレートのディジタル変換のための、ディジ
タルサンプリングレート変換方法及び装置（コンバータ
ー）に関する。
【０００２】
【従来の技術】ディジタル形式においてオーディオおよ
び／またはビデオ信号を伝達し処理または供給する装置
とシステムは、より広まってきている。もしその装置が
異なるサンプリングレートを使用するインターフェース
を有するならば、このタイプの異なる装置間での信号伝
送に影響を与え得るために、サンプリングレートコンバ
ーターが、必要とされる。ディジタル技術において、ア
ナログか他のディジタル信号がサンプルされるサンプリ
ングレートまたはスキャニング周波数は、その装置の最
も重要な特性のうちの１つである。それは個々のサンプ
ルがお互いにどれほど速く実行されるか示しており、そ
れはまた、サンプリング周波数として言及されている。
アナログ信号の完全な情報の内容を得るために、特に証
明済みのシャノンサンプリング定理に従って、サンプリ
ング周波数は測定される周波数よりも少なくとも２倍で
あるように、選択されている。従って、２０ＫＨｚまで
の周波数範囲におけるオーディオ信号は、４０ＫＨｚの
サンプリング周波数を必要とする。しかしながら、異な
るサンプリング周波数が個々のレコーディングメディア
および伝達の方法に関して存在している。従って、例え
ば、サンプリング周波数は次の種類がある： コンパクトディスクに関しては４４，１ＫＨｚ ディジタルオーディオテープに関しては４８ＫＨｚおよ
び衛星放送に関しては３２ＫＨｚである。
【０００３】特有のタイムポイントにおいて生ずるアナ
ログ信号へ可能な限り接近して相当する、第２サンプリ
ング周波数のラスターにおいてサンプルを提供するよ
う、異なる周波数によって生じた異なるサンプリングタ
イムポイントのための、第２サンプリング周波数を使用
する装置において、第１サンプリング周波数を使用する
装置の信号を処理するとき、サンプリング周波数コンバ
ーターが必要とされる。基本的に、この目的に関して２
つの方法は有効である。ディジタル信号はアナログ信号
に変換され、変換されたアナログ信号は第２サンプリン
グ周波数を使用してディジタル信号に再変換される、か
または、変換はディジタルのレベルにおいて実行され
る。しかしながら、中間のアナログ段を経由するサンプ
リング周波数の変換は、いつも質の損失を導き、アナロ
グ回路に接続する際に必要であるマッチング処理が不可
欠であるのと同様に、高価なＤ／ＡおよびＡ／Ｄコンバ
ーターを必要とする。１９８９年のフランシス労働手帳
第３３頁のクリーグ・ベルンハルドによるディジタルオ
ーディオ技術の実際、に見られるように、中間に接続さ
れたアナログ段および倍数のフィルターの使用は、ディ
ジタル信号処理の本質的な利点を無効にするだろうと推
測する人もいる。
【０００４】さらに、サンプリング周波数のディジタル
変換に関する方法は知られているが、元の周波数および
ターゲット周波数の間の比率が整数でないならば、それ
らは比較的高価に、そして多数の回路を使用して、実現
することができる。それらの場合においては、非常に高
い中間の変換周波数が必要である。フィルター係数の計
算によって必要とされるフィルターの実現は、特に高い
支出を象徴している、というのは、多数の段を使用する
フィルター、および必要である係数の組の数は、中間の
周波数に比率して増加するからである。
【０００５】さらに、それらの方法は、１９８２年６月
にニューヨークで発行されたＡＥＳ第１協議会の、ラガ
デック、Ｒによるディジタルオーディオにおけるディジ
タルサンプリング周波数変換に見られるように、１つの
回路を使用することによっては、選択されるべき異なる
ターゲット周波数は許容されない。
【０００６】
【発明の目的】従って、本発明の目的は、低費用での一
般的な用途のための異なるサンプリングレート比率の変
換と同様に、より低い中間の変換周波数を使用すること
を可能にする、サンプリング周波数のディジタル変換の
ための方法と装置を提供することである。
【０００７】
【発明の構成】この目的は、請求の範囲第１項および第
８項に記載の方法及び装置によって達成される。改善的
な発展は付加的な請求の範囲に記載される。
【０００８】第１サンプリングレートを有するディジタ
ル入力信号の、第２サンプリングレートを有するディジ
タル出力信号への、サンプリングレートのディジタル変
換に関する方法の基礎を成す基本的技術思想に存在する
原理は、第２サンプリングレートを有するディジタル出
力信号が、いくつかの第１サンプリングレートの第１中
間値と、２つの第１中間値の間でディジタル出力信号を
形成する第２中間値、とによって形成される、というこ
とである。リニア補間器を制御するためと同様に、第２
サンプリングレートに関するクロックレートをも発生さ
せるための、両方に使用される制御信号は、第２サンプ
リングレートと第１サンプリングレートとの間の比率か
ら形成されることが望ましい。この制御信号は、第１サ
ンプリングレートに対する第２サンプリングレートの比
率に相当する数を、入力値として受け取るアキュムレー
タを使用するよう形成されることが望ましい。リニア補
間器に関する空間ファクターを生ずるために、アキュム
レータ内の値は、第１サンプリングレートの、出力末端
におけるサンプリングレートへの比に相当する調整値
と、乗算器で組合せられている。一般的に見て、第１サ
ンプリングレートを持つディジタル入力信号のデータワ
ードは、ディジタル補間フィルターに供給され、第１中
間値の前もって決められた整数は、ディジタル補間フィ
ルターによって形成される。前もって決められた数に相
当する第１中間値の数の１つは、次に、第２サンプリン
グレートに相当するラスター（配列パターン）における
第２中間値が、２つの連続的な第１中間値から決定され
るような、リニア補間器への第１サンプリングレートの
それぞれのクロック周期の間に、供給される。制御信号
は、第１サンプリングレートおよび第２サンプリングレ
ートの間の比率から第２中間値の供給のためのタイムポ
イントを明細に述べているが、それは、空間ファクター
として補間制御装置によって形成される。さらに、第２
サンプリングレートを持つクロック信号は、クロック発
電器によって形成され、それは補間制御装置によって生
ずる制御信号からである。
【０００９】好都合なことに、１２８の整数の倍数が第
１中間値の数として使用されていて、連続する乗算器
が、リニア補間器を持つディジタル補間フィルターの組
み合わせられている最終の段において、使用される。
【００１０】サンプリングレートのディジタル変換用の
装置は、第１サンプリング周波数の数倍のクロック信号
を導くディジタルサンプリングレートコンバーターの第
１入力は回路の各部分に接続され、そしてディジタル補
間フィルターは、第１サンプリングレートのディジタル
入力信号を運ぶ第２入力に、および第１サンプリングレ
ートにおけるクロック信号を運ぶ第３入力に、接続され
ることを特徴とする。
【００１１】リニア補間器および出力末端でのクロック
レート用のクロック発生器に接続されている補間制御装
置は、サンプリングレートの比率に相当する調整値を受
け取る。
【００１２】こうして、リニア補間器は、ディジタル補
間フィルターの最終段をリニア補間器と組合せることに
よって、シリアル乗算器によって都合よく形成される。
【００１３】さらに、その周波数が第２サンプリングレ
ートに相当するような、２つの安定しているクロックレ
ートおよび、ＡＥＳ／ＥＢＵインターフェースに関する
その倍数は、補間制御装置からの制御信号によって発生
し、これによりこの方法を実現するために必要とされる
支出が減少する。
【００１４】全体的に見ると、第１サンプリングレート
を持つディジタル入力信号のデータのワードはディジタ
ル補間フィルターに供給され、第１中間値の前もって決
められた整数は、ディジタル補間フィルターによって形
成される。中間値の前もって決められた数と共に、入力
値は、第２サンプリングレートに相当するラスター内で
の第２中間値が、２つの連続する第１中間値から決定さ
れる、リニア補間器への第１サンプリングレートのそれ
ぞれのクロック周期の間に、供給される。タイムポイン
トは、第２中間値の供給のためにそこで必要とされる
が、第１サンプリングレートおよび第２サンプリングレ
ートの間の比率から決定され、それは補間制御装置によ
って発生させられる制御信号によって表されるものであ
る。さらに、この制御信号は、第２サンプリングレート
に関するクロックまたは倍数がそこで発生させられるよ
うなサンプリングレートクロック発生器へ供給される。
従って、ディジタル補間フィルターの最終段はリニア補
間器を伴った好都合な方法で組合せされ、そしてシリア
ル乗算器はリニア補間器の現実化のために使用されるこ
とができる。この方法を実行するための装置において
は、第１サンプリングレートの倍数であるクロックレー
ト信号を送るディジタルサンプリングレートコンバータ
ーの第１入力は、ディジタル補間フィルターに、そこに
接続されるクロックレートを生ずるための装置を含む補
間制御装置に、そしてまた補間器それ自身にも接続され
る。入力サンプリング値またはデータワードおよびそこ
に属する第１サンプリング周波数のクロックレートを送
る第２および第３入力は、単にディジタル補間フィルタ
ーに接続されるだけである。
【００１５】数値は、１つの実現構成上一定であり、そ
してディジタル補間フィルターおよび補間制御装置で規
定されるが、当該数値によっては第１中間値の数が決定
される。補間制御装置は、好都合なことに位相アキュム
レータを含み、それは、第２サンプリングレートに関す
るクロックレートを生ずるクロック発生器のためと同様
にリニア補間器のためである制御信号が、第１中間値の
数に加えて第１および第２サンプリングレートの間の比
率から計算される数字の値から形成される。リニア補間
器は、ディジタル補間フィルターの最終段を比較的に小
さいコストを必要とするシリアル乗算器と組み合わせる
ことによつて好都合な方法で実現することができる。
【００１６】整数のファクターによって入力信号のサン
プリングレートを増加させるために役立つディジタル補
間フィルターは、このようにして使用されるようにな
る。この方法においては、好都合なことに、そして有効
な方法において、１２８の整数のファクターによって増
加させられる中間変換周波数を達成する。それに従っ
て、リニア補間器は、２つの中間値およびそれらの値の
間で必要とされる出力サンプリング値のタイムポイント
がそこで考慮に入れられるような、第２サンプリングレ
ートのラスターにおいてその時間に位置している第２出
力ワードを発生する。その方法を実行するための装置に
おいては、出力クロックレートの発生または第２サンプ
リングレートの発生のための装置は、回路装置に集約さ
れ、そして出力および入力クロックレートまたは出力サ
ンプリングレートおよび入力サンプリングレートの間の
いかなる独断的な比率も、ディジタルサンプリングレー
トコンバーターが、例えば異なるサンプリング周波数を
持つディジタルオーディオインターフェースに関する接
続している要素として有効な方法で役立つように、選択
されることができる。
【００１７】アキュムレータからの制御信号は、比較的
低い中間変換周波数だけが必要とされ、第２サンプリン
グレートがＡＥＳ／ＥＢＵインターフェース経由で転送
され得るところで、出力末端でクロックレートが発生す
るためと同様に補間器を制御するために使用される。
【００１８】
【実施例】本発明は、図における実施例の助けを得てこ
こより後に説明されるであろう。
【００１９】図１に説明されているスキャニングサンプ
ルダイヤグラム（図）に従って、サンプリングレートの
ディジタル変換のために、第１サンプリングレートＦｓ
ａに生ずるスキャニングサンプルｓａを構成するディジ
タル信号から始めることにする。それらのスキャニング
サンプルｓａはオーディオ信号であるようなアナログ信
号ｓからサンプルとして取られ、そしてそれらは第２サ
ンプリングレートを持つスキャニングサンプルｓ２がで
きる限り精確にアナログ信号を表すべきであるような、
第２サンプリングレートを持つクロックラスター（配列
パターン）に変換される。第２サンプリングレートは周
波数Ｆｓ２を有している。先ず第一にサンプリングレー
トのディジタル変換に関しては、第１サンプリングレー
トおよび第２サンプリングレートの間の比率は、形成さ
れないしセッティングされ、そして、所望の分解能に相
応して第１サンプリングレート内において、第１中間値
の前もって決められている数Ｎは、図２で描かれている
補間フィルターＤＩＦによって、知られている方法で形
成される。図１に従って基本的な概略図で示されている
ように、第１サンプリング周波数ＦｓａのＮ倍の周波数
で現われる第１中間値Ｘが形成される。ここにおいて、
中間値Ｘは図２で説明されているディジタル補間フィル
ターＤＩＦの出力データの流れを表している。好都合な
ことに、は１２８の整数の倍数が、数Ｎに関して選ばれ
る。第２中間値ｓ２は、サンプリング周波数Ｆｓ２を持
つ第２サンプリングレートのスキャニングサンプルｓ２
すなわち出力サンプル値であるが、それはそこで図２で
説明されるリニア補間器ＬＩＰによって２つの連続する
第１中間値Ｘから形成される。第２中間値ｓ２はこの関
係に従って形成される ｓ２［ｎ］＝（１−α）＊Ｘ［ｎ−１］＋α＊Ｘ［ｎ］ そのタイムポイントは、第１中間値は第２サンプリング
周波数Ｆｓ２のラスターにおいて必要とされるが、それ
は図２で説明される補間制御装置ＩＰＣにおいて直接的
に先行する第１中間値Ｘ［ｎ−１］への、０および１の
間のスペースファクターαとして決定づけられ、そして
２つの連続する第１中間値Ｘ［ｎ−１］およびＸ［ｎ］
から第２中間値ｓ２［ｎ］を発生するためのリニア補間
器ＬＩＰに供給される。故に、上記で言及された関係に
従って、スペースファクターαに関する要素によって訂
正されたような第１中間値Ｘ［ｎ−１］および先行する
第１中間値Ｘ［ｎ］の間の差は、第１中間値Ｘ［ｎ］に
関しては、ほとんど考慮に入れる必要がなく、シリアル
乗算器は、今に至るまでであったようなパラレル乗算器
の代わりに、その方法を実施するための有効な方法とし
て使用され得る。さらに、サンプリングクロック発生器
ＣＧは、第２サンプリング周波数Ｆｓ２でのクロックレ
ートを生み出し、そして第２サンプリング周波数Ｆｓ２
のｍ番目の倍数は同時にＡＥＳ／ＥＢＵインターフェー
スに関して発生させられるが、それは補間制御装置ＩＰ
Ｃによって制御される。他の物の間で、ここでの特別の
ポイントは、サンプリングレート変換に関する始めのの
ポイントとして使用される第１および第２サンプリング
レートのクロックレートを直接的に利用できないが、む
しろ、それは１つのクロックレートおよび使用されるサ
ンプリングレートの比率に相当する数字の値にすぎな
い、ということである。
【００２０】図２に説明されているディジタルサンプリ
ングレートコンバーターのブロック回路図に従って、第
１中間値Ｘの固定した番号Ｎは、例えば２５６に達する
が、それは実施される第１および第２サンプリングレー
トの間の比率の独立した、初期的にディジタル補間フィ
ルターＤＩＦによって形成される。この終わりまでに、
回路部分の大多数は、第１サンプリング周波数Ｆｓａの
Ｎ倍の倍数への周波数の相当するクロックレートで作動
させられている。その値Ｎは、補間制御装置ＩＰＣに関
すると同様に、ディジタル補間フィルターの設置に関し
ての両方を考慮にいれられねばならない。それらの構成
部分の組合せ解決の基本的な原理を果たすためのおよび
低価格を達成するための本質であることを、しっかり明
らかにするために、補間制御装置ＩＰＣは、リニア補間
器ＬＩＰおよびサンプリングレートクロック発生器ＣＧ
をさらに含むような回路ブロックの構成部分として描か
れている。この回路ブロックによって、それは第１中間
値Ｘ、数Ｎによって乗算される第１サンプリング周波数
Ｆｓａへの周波数に相当するクロックレート、そして第
１および第２サンプリングレートの間の比（率）Ｆｓ２
／Ｆｓａが供給されるが、第２サンプリングレートＦｓ
２に関するクロックレートは、第２中間値ｓ２と同様に
出力側のクロックレートラスターにおけるスキャニング
サンプルとして生みだされる。
【００２１】図３に説明されているこの回路ブロックの
回路装置として、これが低価格および高精度で製造され
ているのは、第１および第２サンプリングレートの間の
比率が必要に応じて自由に選択されうるにもかかわら
ず、大きな範囲への干渉は抑圧されているからである。
中間値Ｘの比較的低い数が必要とされ、元のまたはアナ
ログ信号ｓと比較すれば高い精度のレベルが達成されて
いる。図２に説明されている回路ブロックの図３に相当
する回路装置は、第１レジスターＲ１０、詳しく言う
と、第２サンプリングレートＦｓ２および、たとえば２
５６と言ったような第１中間値の選択された数Ｎの逆数
によって乗算された第１サンプリングレートＦｓａの間
の比（率）が供給されるものである、を含んでいる。ア
キュムレータは、加算器Ａ１０およびレジスターＲ１１
によって形成されるが、それは第１レジスターＲ１０に
接続されている。第１レジスターＲ１０およびレジスタ
ーＲ１１またはアキュムレータは、第１サンプリング周
波数ＦｓａのＮ番目の倍数のクロックレートでクロック
されるので、アキュムレータの出力値はそれぞれのクロ
ックパルスを伴って第１レジスターＲ１０の値によって
増加される。これは時々アキュムレータをオーバーフロ
ーに導き、アキュムレータの出力での値の連続は、鋸状
である等距離にあるポイントのセットとしてみなされ得
る。レジスターＲ１０に置かれた値は、そこで図５で説
明される鋸状の傾斜を決定し、そしてそれは第２サンプ
リング周波数Ｆｓ２を生み出すサンプリングレートクロ
ック発生器ＣＧに関してと同様に、リニア補間器ＬＩＰ
に関して制御信号Ｐとして使用される。クロック信号の
シーケンスは、制御信号Ｐおよび第１サンプリング周波
数Ｎ＊Ｆｓａの倍数のクロックレートの最も重要なビッ
トＭＳＢによって形成されるが、それは特にリニア補間
器ＬＩＰを制御するために必要とされる。この目的のた
めに、最も重要なビットＭＳＢは、図５において信号Ｆ
２Ｘとして説明されているが、クロック信号Ｔ１からＴ
４を発生させるための制御層ＳＷに、遅らせるユニット
ＶＺ経由でレジスターＲ１２のクロック入力にと同様
に、供給される。制御信号Ｐのワードの中央ビットフィ
ールドは次に、スペースファクターαを発生させるため
にそこで接続された乗算器Ｍ１０においてレジスターＲ
１３の出力信号によって増加される信号Ｆ２Ｘの上昇し
ているエッジによってアキュムレータの出力に接続され
るレジスターＲ１２に送られる。この目的のために、調
整値は、Ｆｓ２によって分けられるＦｓａおよびＮの生
産の相当するが、それは周波数Ｎ＊Ｆｓａのクロックレ
ートでクロックされるレジスターＲ１３に供給される。
【００２２】Ｒ１２の内容は、事実上Ｒ１０の内容の逆
数である。このスペースファクターαは、そこで第２サ
ンプリングレートを持つ出力値に相当する第２中間値の
供給のためにリニア補間器ＬＩＰにおいて使用される。
既に説明されるように、第１中間値Ｘは、ディジタル補
間フィルターＤＩＦからリニア補間器ＬＩＰに絶え間な
く供給される。この説明は、単純化のため、そしてさら
に全体的な視野を提供するために選ばれた。第１中間値
Ｘが、この具象化において、ディジタル補間フィルター
の最終段が加算器Ａ１および図３で説明される３つのレ
ジスターＲ１、Ｒ２、Ｒ３を含むような、、ディジタル
補間フィルターＤＩＦによって利用できる、というのは
適切なことである。第１中間値Ｘは、直接的に加算器Ａ
１に、および第１サンプリング周波数Ｎ＊Ｆｓａの倍数
のクロックレートを持つデータワードのシーケンスとし
てディジタル補間フィルターＤＩＦの最終段における、
２つのレジスターＲ１、Ｒ２に供給される。図４におい
て説明されるクロック信号図の助けを得て、第１サンプ
リング周波数Ｎ＊Ｆｓａ、位相値Ｐの最も重要なビット
ＭＳＢとしての信号Ｆ２Ｘの倍数のクロックレートを示
すのは、第１中間値Ｘは、値ＷＯを有しているが、信号
Ｆ２Ｘの上昇しているエッジに続くクロック信号Ｔ１に
よってレジスターＲ１内に蓄えられるということが明ら
かである。同時に、レジスターＲ１２は、加算器Ａ１の
後に接続され、そこでアキュムレータを形成するが、そ
れはクロック信号Ｔ １によってリセットされる。クロ
ック信号Ｔ１の後で、レジスターＲ２はそこでクロック
信号Ｔ２によってクロックされるが、それは例えば続い
ているクロックパルスの連続の端、値ＭがレジスターＲ
２の出力で利用されるような３２のパルスを構成してい
る。連続する中間値Ｘの総計は、連鎖２から３３を含む
が、それはそこでレジスターＲ２において存在してい
る。クロック信号Ｔ１およびＴ２の３３のパルスの後
で、値Ｗ１がレジスターＲ３に置かれるクロック信号Ｔ
３における１つの３４番目のパルスが続く。ディジタル
補間フィルターＤＩＦの最終段によって、フィルターは
３３の中間値Ｘの総計を連続的に発生させる、そしてま
たいわゆるＭＴＡフィルター（ムービングタイムアベレ
ージャ）として言及されるように、実現される。
【００２３】中間値Ｘの値ＷＯ、ＭおよびＷ１は、そこ
でリニア補間器ＬＩＰによって処理されるが、それは、
クロック信号Ｔ１によって送られる値Ｗ０およびクロッ
ク信号Ｔ３によって送られる値Ｗ１が、シリアル乗算器
Ｍ１が空間要素αによる増加のために接続されるような
加算器Ａ２に供給されるような方法で、基本的に３つの
加算器Ａ２、Ａ３、Ａ４およびシリアル乗算器Ｍ１を含
む。シリアル定数Ｍ１の出力は、正確に発生する値Ｗ０
が供給される加算器Ａ３に、そして値Ｍが加算される加
算器Ａ４に接続されるような、この加算器Ａ３の出力に
接続される。
【００２４】リニア補間器は以下の公式を満足する。
【００２５】 ｓ２［ｎ］＝（１−α）＊Ｙ［ｎ−１］＋α＊Ｙ［ｎ］ 値Ｘ［ｎ］はα＝１に関して選択され、値Ｘ［ｎ−１］
はα＝０に関して選択される。中間値に相当するのは０
および１の間の値に関して計算される。
【００２６】ＭＴＡフィルターは、最後に正確に受け取
られた３３のＸ地の加算によって値Ｙ［ｎ］を計算する
が、それはリニア補間器で処理される。従って、Ｙ
［１］はＸ［１］からＸ［３３］の総計になり得る。次
の値Ｙ［２］はそこでＸ［２］からＸ［３４］の総計に
なる。 Ｙ［１］およびＹ［２］が共通の要素としてＸ
［２］からＸ［３３］を有していると理解する人もい
る。従って、この要素、これは図３における信号Ｍが相
当する、をリニア補間器の混在計算から除去することが
できる。これはそこで図３においてＷ０およびＷ１に相
当するＸ［１］およびＸ［３４］のみで生ずる。上記の
均等化における一括を改めることによって、図３におけ
る構造は、そこで理解される。
【００２７】 ｓ２［ｎ］＝Ｗ０＋α＊（Ｗ１−Ｗ０）＋Ｍ この方法で形成される第２中間値ｓ２は、次にクロック
信号Ｔ４によってレジスターＲ４に蓄えられ、そして第
２サンプリング周波数Ｆｓ２または第２サンプリングレ
ートによってクロックされるレジスターＲ５に送られ
る。クロック信号Ｔ４および第２サンプリング周波数Ｆ
ｓ２のクロックレートは、位相角において、およびジッ
タによって全く異なるので、出力データワード自体はそ
れらの尺度によって変わらないままであり、出力側にお
けるサンプリングラスターに結合されたクロックレート
装置に電気的に伝達される。まだ接続されねばならない
装置からの信号は、第２サンプリング周波数Ｆｓ２のク
ロックレートとして直接的には使用されず、しかしむし
ろ、第２サンプリング周波数Ｆｓ２のクロックレート
は、制御信号Ｐによる入力および出力側のサンプリング
レートの、そして入力側のクロックレートＮ＊Ｆｓａの
比率から回路装置において形成される。この目的のため
に、鋸状の制御信号Ｐは、０から２πの範囲での位相値
として図５に一致して解釈される。図５に従って、この
値Ｐは、サインテーブルＳＲに供給され、そしてしたが
って結果として出るサイン値の連続は、キャパシターＣ
１０において存在するアナログ電圧に変換される。高周
波要素の抑圧のために、または干渉の除去のために、Ｇ
１０およびＣ１０で構成するＲＣ低パスフィルターがＤ
／Ａコンバーターに続く。この正弦波の電圧Ｑの位相は
値Ｐによって決定される。周波数は、レジスターＲ１０
の値およびクロックレートＮ＊Ｆｓａの周波数に依存す
る。シュミットトリガーＳＴは、次に正弦波の電圧Ｑか
らの方形信号Ｒをさらに発生させるが、その信号Ｒは、
今やもはや第１サンプリング周波数Ｆｓａに別々に結び
ついた位相ではなく、むしろ、それは第２サンプリング
周波数Ｆｓ２を発生させる。直角信号Ｒは、位相ディレ
クターＰＤ、ループフィルターＦＩ、電圧制御発振器Ｖ
ＣＯおよびディバイダーＴＭを構成する乗算器ＰＬＬに
よる干渉から自由である。インターフェースを供給する
ための第２サンプリング周波数Ｆｓ２の倍数のクロック
レートはまた、ディバイダーＴＭによって都合よい方法
によって生じる。ラスター化された乗算器ＰＬＬの場合
には、第２サンプリング周波数Ｆｓ２は事実上直角信号
Ｒと同一であるが、しかし、乗算器ＰＬＬのフィルター
影響のために、それは干渉変数をあまり必要としない。
【００２８】説明されたディジタルサンプリングレート
コンバーターは、有効な方法および低価格で、出力の自
由な選択を持つディジタルサンプリングレートの変換、
または、たとえ不利なサンプリングレート比率であると
しても、比較的低い中間変換周波数を使用するサンプリ
ングレートの比率の設置あるいは供給による第２サンプ
リングレートの変換を認める。
【００２９】
【発明の効果】低費用で一般的な適用のための異なるサ
ンプリングレート比率の変換と同様に、より低い中間の
変換周波数を使用することを可能にする、サンプリング
周波数のディジタル変換のための方法および装置を提供
することである。
【図面の簡単な説明】
【図１】スキャニングサンプルダイヤグラムの基本的な
概念図である。
【図２】ディジタルサンプリングレートコンバーターの
ブロック接続図である。
【図３】ディジタルサンプリングレートコンバーターの
回路ブロックの回路図である。
【図４】クロックレート信号の特性図である。
【図５】出力クロックレートの発生に関する信号の特性
図である。
フロントページの続き (72)発明者 ハインリッヒ シェマン ドイツ連邦共和国 フィリンゲン−シュヴ ェニンゲン アム シュヴァルベンハーク ２ (72)発明者 カーリン ロターメル ドイツ連邦共和国 フィリンゲン−シュヴ ェニンゲン マンハイマー シュトラーセ 17

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 選択された出力クロックレートまたはタ
    ーゲット（目標）周波数を持つディジタル出力信号を供
    給するために、ディジタル補間フィルター（ＤＩＦ）、
    リニア補間器（ＬＩＰ）、補間制御装置（ＩＰＣ）およ
    びクロック発生器（ＣＧ）を使用して、第１サンプリン
    グレートを有するディジタル入力信号の、第２サンプリ
    ングレートを有するディジタル出力信号へのサンプリン
    グレートのディジタル変換を行なうための方法におい
    て、 第２サンプリングレートを有するディジタル出力信号
    が、第１サンプリングレートの第１中間値（Ｘ）およ
    び、２つの第１中間値（Ｘ）の間にディジタル出力信号
    を形成する第２中間値（ｓ２）によって形成されること
    を特徴とするデジタルサンプリングシート変換方法。
  2. 【請求項２】 リニア補間器（ＬＩＰ）を制御するのと
    同様に、第２サンプリング周波数（Ｆｓ２）に関するク
    ロックレートを発生させるためにも使用される制御信号
    （Ｐ）が、第２サンプリングレートを持つ第２サンプリ
    ング周波数（Ｆｓ２）および第１サンプリングレートを
    持つ第１サンプリング周波数（Ｆｓａ）との間の比率か
    ら形成されるような請求項第１項記載の方法。
  3. 【請求項３】 制御信号（Ｐ）が、アキュムレータを使
    用して、第１サンプリングレートを持つ第１サンプリン
    グ周波数（Ｆｓａ）の数（Ｎ）に相当して、数倍とな
    る、第２サンプリングレートを持つ第２サンプリング周
    波数（Ｆｓ２）の比率から形成されるような、請求項第
    １項および第２項記載の方法。
  4. 【請求項４】 スペースファクター（α）を発生させる
    ため、乗算器（Ｍ１０）によって、制御信号（Ｐ）が、
    第１サンプリングレート（Ｆｓａ）、および第２サンプ
    リングレート（Ｆｓ２）への数字（Ｎ）の倍数の比に相
    当する値と組合せられているような、請求項第１項から
    第３項のいずれかに記載の方法。
  5. 【請求項５】 第１サンプリングレートを持つディジタ
    ル入力信号のデータワードが、ディジタル補間フィルタ
    ー（ＤＩＦ）に供給され、そして前もって決められた第
    ２中間値（Ｘ）の整数の数が、ディジタル補間フィルタ
    ー（ＤＩＦ）、第２サンプリングレートに相当するラス
    ターにおいて第２中間値（ｓ２）が、２つの連続する第
    １中間値（Ｘ）から決定されるようなリニア補間器（Ｌ
    ＩＰ）へ、第１サンプリングレートのそれぞれのクロッ
    ク周期で供給される前もって決められた数（Ｎ）に相当
    する第１中間値（Ｘ）の数、によって形成され、それ
    は、第１サンプリングレートおよび第２サンプリングレ
    ートの間の比率から第２中間値（ｓ２）の供給のための
    タイムポイントを決定する、制御信号（Ｐ）が補間制御
    装置（ＩＰＣ）によって形成され、そして第２サンプリ
    ング周波数（Ｆｓ２）を持つクロック信号が、補間制御
    装置（ＩＰＣ）によって発生する制御信号（Ｐ）から、
    クロック発生器（ＣＧ）によって形成されるような、請
    求項第１項から第４項までのいずれかに記載の方法。
  6. 【請求項６】 １２８の整数倍数が、第１中間値（Ｘ）
    の前もって決められた整数（Ｎ）として使われるよう
    な、請求項第１項から第５項までのいずれかに記載の方
    法。
  7. 【請求項７】 シリアル乗算器（Ｍ１０）が、リニア補
    間器（ＬＩＰ）を持つディジタル補間フィルター（ＤＩ
    Ｆ）の最終ステージを組合せすることによってリニア補
    間器（ＬＩＰ）を実現するために使用されるような、請
    求項第１項から第５項のいずれかに記載の方法。
  8. 【請求項８】 選択される出力クロックレートまたはタ
    ーゲット周波数を有するディジタル出力信号を供給する
    ための、ディジタル補間フィルター（ＤＩＦ）、リニア
    補間器（ＬＩＰ）、補間制御装置（ＩＰＣ）、およびク
    ロック発生器（ＣＧ）を使用して、第１サンプリングレ
    ートを持つディジタル入力信号の、第２サンプリングレ
    ートを持つディジタル出力信号への、サンプリングレー
    トのディジタル変換用の装置において、 第１サンプリング周波数（Ｆｓａ）のクロックレートを
    持つディジタルサンプリングレートコンバーターの第１
    入力が、第１サンプリングレートを持つディジタル入力
    信号を伝える第２入力（Ａ）が接続されているディジタ
    ル補間フィルター（ＤＩＦ）に接続されており、 入力端においてサンプリング周波数のＮ番目の倍数であ
    るクロック信号は、第２サンプリングレートを持つディ
    ジタルクロックレートの供給のために、ディジタル補間
    フィルター（ＤＩＦ）および、クロック発生器（ＣＧ）
    へと同様、リニア補間器（ＬＩＰ）に接続されている補
    間制御装置（ＩＰＣ）、の両方に接続されていることを
    特徴とするデジタルサンプリングレート変換装置。
  9. 【請求項９】 リニア補間器（ＬＩＰ）が、ディジタル
    補間フィルター（ＤＩＦ）の最終段の実行においてこれ
    と組み合わせられるような、請求項第８項記載の方法。
  10. 【請求項１０】 少なくとも１つの乗算器（Ｍ１または
    Ｍ１０）がシリアル乗算器として実行されるような、請
    求項第８項または第９項記載の装置。
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