JPH076838A

JPH076838A - 多重及び単一給電回路用回路板レセプタクル及びｉｃパッケージ

Info

Publication number: JPH076838A
Application number: JP6007394A
Authority: JP
Inventors: Jeffrey Davis; ジェフリー・デイヴィス
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1993-01-27
Filing date: 1994-01-27
Publication date: 1995-01-10
Also published as: EP0613076A1

Abstract

(57)【要約】【構成】システムホ゛ート゛レセフ゜タクル(20)のハ゜ット゛と、レセフ゜タクルに
挿入する第1/第2代替ICハ゜ッケーシ゛(15,25)ヒ゜ンの、相補的ハ゜
ット゛/ヒ゜ン構成。システムホ゛ート゛は多重電源に適応し、レセフ゜タクル
は第1電源結合用第1電源ハ゜ット゛/トレース(VCCA)と、第2電源
結合用第2/第3電源ハ゜ット゛/トレース(VCCB1,VCCB2)を含むハ゜ット
゛構成を持つ。第1ICハ゜ッケーシ゛(15)は多重電源用ヒ゜ン構成を
持ち、レセフ゜タクルの第1電源ハ゜ット゛/トレースと一致する第1電源ヒ
゜ン(VCCA)と第2電源ハ゜ット゛/トレースと一致する第2電源ヒ゜ン(VC
CB1)を含み、異なる電源からその集積回路の各部に給電
する。第1ICハ゜ッケーシ゛はレセフ゜タクル(20)の第3電源ハ゜ット゛/トレース
(VCCB2)と一致する非接続ヒ゜ンを持つ。第2ICハ゜ッケーシ゛のヒ゜
ン構成はレセフ゜タクル(20)の第3電源ハ゜ット゛/トレースと一致する単
一電源ヒ゜ン(VCCB2)を含むが、第1/第2電源ハ゜ット゛及びトレース
(VCCA,VCCB1)と一致するヒ゜ンを持たない。相補的接地ハ゜ッ
ト゛/ヒ゜ンも提供される。【効果】システムホ゛ート゛を改変せず第1/第2ICハ゜ッケーシ゛を同
じレセフ゜タクル(20)で互換使用できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多重電源システム及び
単一電源システム、並びにそれらのサブシステムのそれ
ぞれについての、新規なシステムボードのレセプタクル
及び新規な互換性集積回路パッケージに関する。特に、
本発明はシステムボードのＩＣパッケージレセプタクル
のパッド及びそのレセプタクルに挿入される代替的なＩ
Ｃデバイスのピンについての、新規な相補的パッド及び
ピン構成に関するものである。このシステムボードは多
重電源をもたらすことができる。相補的パッド及びピン
構成は、互換性のない多重電源と単一の論理電圧レベル
を必要とするＩＣデバイス、或いは単一の電源と互換性
のある単一の論理電圧レベルを必要とするＩＣデバイス
に対処することができる。本発明は例えば、システムボ
ードを改変することなしに、同じＩＣパッケージレシー
バ内に、トランスレータＩＣデバイス及びトランシーバ
ＩＣデバイスを二者択一的に受容するために適用され
る。

【０００２】

【従来の技術】1992年に、Electronic Industries Asso
ciation（EIA）のJoint Electron Device Engineering
Coucil（JEDEC）は、3.3ボルト電源に基づく新たな低電
圧集積回路標準規格を採用した。この新規な低電圧標準
規格は、JEDEC標準規格8-1Aとして指定され、現在では
３Ｖ標準規格として広く知られている。公称3.3ボルト
であるこの新規なJEDEC標準規格8-1Aは、５Ｖ電源につ
いての従来の集積回路JEDEC標準規格18及び20と対照さ
れる。３Ｖ標準規格及び５Ｖ標準規格は、それぞれの電
源の電圧レベルに関して、及び２つの異なる回路によっ
て発生される高論理及び低論理電位レベル信号に関して
互換性がない。

【０００３】従来の５Ｖ標準規格については、ＣＭＯＳ
低論理電位レベル信号は典型的には0.4V−0.55Vの範囲
にあり、これに対して高論理電位レベル信号は3.65V−
4.0Vの範囲にある。新規な３Ｖ標準規格であるJEDEC標
準規格8-1Aについては、ＣＭＯＳ低論理電位レベル信号
はやはり典型的には0.4V−0.55Vの範囲にあるが、これ
に対して高論理電位レベル信号は2.0V−2.4Vの範囲にあ
る。３Ｖ及び５Ｖ標準規格の給電電圧レベルと、ＣＭＯ
Ｓの高論理及び低論理電位レベル信号のそれぞれとの非
互換性の故に、３Ｖと５Ｖの標準規格サブ回路の間で連
絡を行うためには変換が必要である。公称3.3ボルトの
電源についての新規な低電圧標準規格は、ＣＭＯＳ、バ
イポーラ、及びＢｉＣＭＯＳ技術のＩＣに適用可能であ
る。

【０００４】新規な３Ｖ標準規格の適用例には、ノート
型、サブノート型、ハンドヘルド型、及び一般にパーソ
ナルデジタルアシスタンツ又はＰＤＡと呼ばれるペン入
力型のポータブル及びモービルパソコンが含まれる。こ
の３Ｖ標準規格は、バッテリー電源からの消費電力がよ
り少なく、その結果駆動時間が長くなる。新規な低電圧
標準規格の別の利点は、新規なＣＭＯＳ高論理及び低論
理信号電位レベルが、バイポーラＴＴＬ回路の論理信号
電位レベルと互換性を有することにある。しかしなが
ら、コンピュータのサブシステムの全てが３Ｖ標準規格
で必然的にカバーされる訳ではないという点で、ノート
型及びＰＤＡコンピュータに対してこの新規な３Ｖ標準
規格を適用することには困難性がある。例えば、市販の
ディスクドライブは依然として５Ｖ標準規格をベースと
して動作し、従ってディスクコントローラを含むディス
クドライブのサブシステムは、５Ｖ標準規格の回路をベ
ースとするものでなければならない。

【０００５】このようなノート型又はその他のＰＤＡコ
ンピュータにおいては、システムボード、即ちマザーボ
ードには、３Ｖのマイクロプロセッサ（μＰ）コンピュ
ータシステムと、液晶ディスプレイ（ＬＣＤ）ポート、
ＲＳ２３２通信ポート、電源ポート、及び外部メモリポ
ート等の周辺機器を制御するための複数のポートが含ま
れる。しかしながら、ディスクドライブポートは５Ｖの
サブシステム、即ちハードディスクドライブを動作する
ディスクコントローラと通じている。そこで、例えばデ
ュアルインラインパッケージ（ＤＩＰ）にある集積回路
デバイスであるトランスレータが、３ＶのμＰシステム
と、ディスクドライブポート及び５Ｖのディスクドライ
ブコントローラサブシステムとの間に必要とされる。こ
のような３Ｖから５Ｖへのトランスレータは、例えばナ
ショナル・セミコンダクタ社によりＤＩＰトランスレー
タデバイスLVX4245^TMとして市販されている。

【０００６】しかしながら、従来のマザーボードレセプ
タクル構成には、近い将来３Ｖ標準規格のディスクドラ
イブが、やはり３Ｖの標準規格サブシステムで動作する
ディスクコントローラ共々入手可能になることが予測さ
れるという欠点があった。従って、例えば2.00米ドルと
比較的高価なパーツである、ナショナル・セミコンダク
タ社のLVX4245^TMのような３Ｖから５Ｖへの多重電源ト
ランスレータＩＣデバイスはもはや必要ではなくなり、
比較的廉価な単一の電源トランシーバＩＣデバイス、例
えばナショナル・セミコンダクタ社のLVQ245^TMトランシ
ーバの如きによって置換が可能となる。より重要なこと
は、例えば100.00米ドル程度と遥かに高額なパーツであ
る、システムボード又はマザーボードの再構成が必要と
なることである。マザーボードのような高価なパーツに
必要とされる再設計に伴うコストは、製造者は回避すべ
きである。

【０００７】

【発明が解決しようとする課題】従って本発明の課題
は、多重電源又は単一電源の何れかを必要とするＩＣデ
バイス及びパッケージを収容するための、新規なシステ
ムボードのレセプタクル及びレセプタクルパッドの構成
を提供することである。

【０００８】本発明の別の課題は、新規なシステムボー
ドのレセプタクルにおいて、互換性のない異なる電源や
高論理及び低論理信号電位レベルを必要とするサブシス
テム及びＩＣパッケージをサポートするための、新規な
ＩＣパッケージ及び相補的ＩＣパッケージピン構成を提
供することである。本発明はまた、新規なシステムボー
ドのレセプタクルにおいて、単一の電源と互換性のある
論理信号電位レベルのみを必要とするサブシステム及び
ＩＣパッケージをもサポートしている。相補的なパッド
及びピンの構成は、互換性のない異なる電源を必要とす
るサブシステム及びＩＣパッケージ、或いは単一の電源
と互換性のある論理信号電位レベルのみを必要とするサ
ブシステム及びＩＣパッケージの何れかに対し、システ
ムボードの再設計及び再構成なしに、同じシステム回路
板レセプタクルで適応することを意図したものである。

【０００９】本発明のさらなる課題は、システムボード
の再設計又は再構成なしに、システムボードが３Ｖ標準
規格サブシステムと５Ｖ標準規格サブシステムの混合、
或いは３Ｖ標準規格サブシステムのみに適応することが
できるように、相補的なシステムボードのレセプタクル
パッド及びＩＣパッケージピン構成を提供することであ
る。この新規な相補的なパッド及びピン構成の利点は、
回路板が、ＴＴＬ及びＣＭＯＳサブシステム並びにＢｉ
ＣＭＯＳサブシステムを同じ回路板上に適応させること
ができるようにすることである。

【００１０】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、システムボードのレセプタクルのパッ
ド及びレセプタクルに挿入されるＩＣパッケージのピン
構成についての、相補的なパッド及びピン構成を備え
た、新規なシステムボードのレセプタクル及び新規なＩ
Ｃパッケージを提供する。このシステムボードは、多重
電源に適応することができる。このシステムボードのレ
セプタクルのパッド構成は、第１の電源に結合するため
の第１の電源パッド及びトレース（VCCA）と、第２の電
源に結合するための第２及び第３の電源パッド及びトレ
ース（VCCB1, VCCB2）とを含んでいる。

【００１１】本発明はまた、多重電源を必要とする第１
のＩＣパッケージを少なくとも含む。第１のＩＣパッケ
ージのピン構成は、第１のＩＣパッケージの集積回路の
一部に第１の電源で給電するための、システムボードの
レセプタクルの第１の電源パッド及びトレースと一致す
る、第１の電源ピン（VCCA）を含む。第２の電源ピン
（VCCB1）は、システムボードのレセプタクルの第２の
電源パッド及びトレースと一致し、第１のＩＣパッケー
ジの集積回路の別の部分に、第１の電源とは異なる第２
の電源で給電する。従って第１のＩＣパッケージは、シ
ステムボード上で利用可能な第１及び第２の電源の両方
を使用する。

【００１２】第２のＩＣパッケージピン構成は、単一の
電源のみを必要とする第２のＩＣパッケージについて設
けられている。この第２のＩＣパッケージピン構成は、
システムボードのレセプタクルの第３の電源パッド及び
トレースと一致する、単一電源ピン（VCCB2）を含んで
いる。第２のＩＣパッケージのピン構成は、システムボ
ードのレセプタクルの第１及び第２の電源パッド及びト
レース（VCCA, VCCB1）と一致するピンなしに構成され
ている。

【００１３】本発明の特徴は、多重電源を必要とする第
１のＩＣパッケージと、単一電源のみを必要とする第２
のＩＣパッケージとが、システムボードの修正なしに、
同じシステムボードのレセプタクルにおいて互換的に使
用可能なことである。

【００１４】好ましい例においては、第１のＩＣパッケ
ージは、第３の電源ピン（VCCB2）が、第２のＩＣパッ
ケージの集積回路に対する直接の電気的接続のない、
「非接続」ピン即ちデッドピンであるように構成され
る。このようにして、第１のＩＣパッケージのピンは、
システムボードのレセプタクルの全てのピンレシーバを
満たす。代替的には、第２及び第３の電源ピンが一緒に
結合され、又は第３の電源ピンが省略される。本明細書
で用いるところでは、「非接続」ピンは、これらの代替
的な電気的均等物を含むことを意図したものである。

【００１５】第２のＩＣパッケージは、システムボード
のレセプタクルの第３の電源パッド及びトレースと一致
する、単一の電源ピン（VCCB2）のみを有するピン構成
でもって構成される。第２のＩＣパッケージの構成は、
システムボードのレセプタクルの第１（VCCA）及び第２
（VCCB1）の電源パッド及びトレースと一致するピンを
持たない。その結果、第２のＩＣパッケージのピンはシ
ステムボードのレセプタクルの全てのピンレシーバを満
たさず、第２のＩＣパッケージのピンカウントは、第１
のＩＣパッケージのピンカウントよりも少ない。

【００１６】本発明によれば、システムボードのレセプ
タクルは、接地に結合するための複数の接地パッド及び
トレースを取り入れたパッド構成で構成される。第１の
ＩＣパッケージは、システムボードのレセプタクルの複
数の接地パッド及びトレースと一致する、複数の接地ピ
ンを備えて構成される。一般に、この複数の接地ピン
は、第１のＩＣパッケージの共通の接地レールに結合さ
れる。第２のＩＣパッケージは、システムボードのレセ
プタクルの接地パッド及びトレースの１つの接地ピンだ
けと一致する１つだけのピンを備えて構成される。この
場合にも、第１のＩＣパッケージのピンは一般にシステ
ムボードのレセプタクルの全てのレシーバを満たし、こ
れに対して第２のＩＣパッケージのピンは、ピンレシー
バの幾つかだけを満たす。

【００１７】好ましい例示的な実施形態においては、シ
ステムボードのレセプタクルのパッド構成は、接地と結
合するための第４、第５及び第６の接地パッド及びトレ
ース（GND4, GND5, GND6）を含む。第１のＩＣパッケー
ジのピン構成もまた、システムボードのレセプタクルの
第４、第５及び第６の接地パッド及びトレースと一致す
る、第４、第５及び第６の接地ピン（GND4, GND5, GND
6）を含む。一般にこの第４、第５及び第６の接地ピン
は、第１のＩＣパッケージの共通の接地レールに結合さ
れる。第２のＩＣパッケージのピン構成は、システムボ
ードのレセプタクルの第４の接地パッド及びトレースと
一致する、第４の接地ピン（GND4）のみを備えて構成さ
れる。第２のＩＣパッケージは、システムボードのレセ
プタクルの第５及び第６の接地パッド及びトレース（GN
D5, GND6）と一致するピンを持たずに形成される。

【００１８】好ましい例示的な実施形態においては、相
補的なパッド及びピン構成の各々は、システムボードの
レセプタクルの多重パッド及びトレースのそれぞれと、
ＩＣパッケージの多重ピンのそれぞれについて、少なく
とも２つのデータポート（Ａ, Ｂ）を含む。高論理及び
低論理電位レベルの入出力信号は、それぞれのデータポ
ートで送受信される。第１のＩＣパッケージは、第１及
び第２のデータポートにそれぞれ給電している、互換性
のない異なる電源を備えたトランスレータである。これ
らのデータポートの間に結合されたトランスレータ回路
は、互換性のない論理信号の電位レベルを変換する。第
２のＩＣパッケージは、互換性のある高論理及び低論理
電位レベルの信号を送受信するために、第１及び第２の
データポートに単一の電源から給電しているトランシー
バである。

【００１９】本発明は一般に、ＩＣパッケージを受容す
るよう配置されたｎ個のピンレシーバを有する回路板レ
セプタクルを提供する。この回路板は、多重電源をサポ
ートする。レセプタクルはｎ個のピンレシーバのそれぞ
れについてのｎ個のパッド及びトレース構成を備えて構
成され、レセプタクルのｎ個のピンレシーバを満たすｎ
個のピンを有する第１のＩＣパッケージに対して少なく
とも２つの異なる電源で給電する。このｎ個のパッド及
びトレースの構成はまた、ｍ＜ｎである場合にレセプタ
クルのｎ−ｍ個のレシーバを満たすｎ−ｍ個のピンを有
する第２のＩＣパッケージに対して単一の電源で給電す
るためにも構成される。好ましい例では、レセプタクル
はＤＩＰについて構成され、ｍ＝４である。

【００２０】この相補的なパッド及びピン構成は、マイ
クロプロセッサが３Ｖの標準規格電源を使用しているノ
ート型パソコン又はラップトップパソコンのためのＰＣ
マザーボードの如きシステムボードに適用される。しか
しながら、マザーボードのディスクドライブポートは、
５Ｖの標準規格電源を有するディスクドライブコントロ
ーラに結合されている。この新規なシステムボードのレ
セプタクルは、３Ｖの標準規格マイクロプロセッサと、
５Ｖの標準規格ディスクドライブポートの間に結合され
る。第１のＩＣパッケージであるトランスレータが、３
Ｖと５Ｖの標準規格電源の間で変換を行う。３Ｖ標準規
格のディスクドライブサブシステムが入手可能になった
場合、マザーボードの再設計及び再構成を行うことなし
に、同じシステムボードのレセプタクルを単一の３Ｖ標
準規格で動作しているトランシーバに用いることができ
る。本発明はまた、バイポーラサブシステム、バイポー
ラＴＴＬ／ＣＭＯＳ混合サブシステム、ＣＭＯＳサブシ
ステム、及びＢｉＣＭＯＳサブシステムを備えたシステ
ムにも適用可能である。

【００２１】本発明の他の特徴及び利点は、以下の詳細
な説明及び添付図面から明らかとされるところである。

【００２２】

【実施例】本発明の実現には、同じチップ又はダイ上に
ある異なるトランジスタに印加可能な電源の分離をもた
らすＩＣ技術が必要である。これは同じＩＣデバイス又
はＩＣパッケージ内において異なる多重電源からの給電
をサポートするために必要であり、従来技術のＣＭＯＳ
技術では不可能であった。

【００２３】従来技術のＰウェルＣＭＯＳ技術の例を図
１に示す。Ｐ形キャリヤがドープされた半導体材料から
なる別個のＰ形ウェルPWELLが、共通の高電位電源レー
ルVCCに結合された共通のＮ形基板NSUBに形成されてい
る。PWELLは、ＮＭＯＳ又はＮチャネルトランジスタの
各々の下側にある分離領域を形成している。ソースＮ＋
Ｓ及びドレーンＮ＋ＤはPWELL内に形成され、上側には
ゲート酸化膜GOXにより分離されたゲートＧがある。こ
のＮＭＯＳトランジスタは他のトランジスタデバイスか
ら、フィールド酸化膜領域FOXによって分離されてい
る。

【００２４】Ｎ形基板NSUBは、共通の高電位電源レール
VCCに結合されている。PWELLは接地電位レールGNDに結
ばれている。ＮＭＯＳトランジスタのソースＮ＋Ｓもま
た、PWELLを介して接地電位レールGNDに結ばれている。
Ｎ形基板NSUBにあるPWELLのそれぞれが分離されている
から、ＮＭＯＳトランジスタのこの接地への結合が相互
に分離されていることは明らかである。

【００２５】従来技術のＰ形ウェルＣＭＯＳの技術の欠
点は、それぞれのＮＭＯＳトランジスタのソースＰ＋Ｓ
が、図１に示すように基板NSUBを介して共通の電源レー
ルVCC及び電源VCCに結ばれていることである。基板NSUB
の高電位電源レールVCCに対するこの共通の結合、即ち
バルク結合は、それぞれのＰＭＯＳトランジスタの電源
レールに対する結合の分離を妨げ、Ｐ形ウェルＣＭＯＳ
の技術の適用を単一電源システムのみに制限している。

【００２６】図１及び図２に示すところにおいて、Ｎ形
キャリヤ半導体材料として指定したものは負の電荷キャ
リヤを生ずる原子でドーピングされた半導体材料を示
し、Ｐ形半導体材料として指定したものは、正の電荷キ
ャリヤ即ち正孔を生ずる原子でドーピングした半導体材
料を示す。ドーピングされたイオン又は原子、及び対応
するＮ形又はＰ形キャリヤの相対濃度は、低濃度から高
濃度の範囲にわたり、マイナス（−）又はプラス（＋）
符号のそれぞれで示している。従ってＮ形キャリヤ濃度
の範囲はＮ−＜Ｎ＜Ｎ＋であり、Ｐ形キャリヤ濃度の範
囲はＰ−＜Ｐ＜Ｐ＋である。

【００２７】電源の分離を可能にする集積回路技術は、
Ｎ形ウェルＣＭＯＳ及びＢｉＣＭＯＳウェーハ製造技術
であり、そこにおいてはＮ形キャリヤがドープされた半
導体材料からなる個別のＮ形ウェルNWELLが、図２に示
すように共通接地されたＰ形基板PSUBに形成されてい
る。NWELLは、Ｐ形チャネルＰＭＯＳトランジスタの各
々の下側にある分離領域を形成している。ソースＰ＋Ｓ
及びドレーンＰ＋ＤはNWELL内に形成され、上側にはゲ
ート酸化膜GOXにより分離されたゲートＧがある。この
ＰＭＯＳトランジスタは他のトランジスタデバイスか
ら、フィールド酸化膜領域FOXによって分離されてい
る。Ｐ形基板PSUBは共通の接地GNDに接地されている
が、NWELLは高電位電源レール、例えばVCCA又はVCCBに
結ばれている。ソースＰ＋Ｓもまた、NWELLを介して高
電位電源レールVCCA, VCCBの一方に結ばれている。

【００２８】この集積回路構成の利点は、集積回路チッ
プの各々のトランジスタデバイスに対する電源の結合
が、各々のトランジスタデバイスのNWELLのそれぞれの
分離によって、他のトランジスタデバイスに対する電源
の結合から分離されるということである。図２に示され
ているように、このことはＮ形ウェルＣＭＯＳ及びＢｉ
ＣＭＯＳ技術におけるＮ形チャネル又はＮＭＯＳトラン
ジスタの場合にも当てはまる。高電位電源レールVCCA又
はVCCBに結合されたＮチャネル又はＮＭＯＳトランジス
タのドレーンＮ＋Ｄもまた、Ｐ形基板PSUBによって相互
に分離されている。このことは、異なる電源の間に対す
る共通の結合なしに、同じ集積回路チップの異なるトラ
ンジスタデバイスに対して結合される、互換性のない異
なる多重電源を使用することを可能にする。例えば図２
に示されているように、異なるＰＭＯＳトランジスタが
異なる電源レールVCCA, VCCB、例えば５Ｖ標準規格レー
ル及び３Ｖ標準規格レールに対して結合されており、そ
の場合に異なる電源は分離されている。

【００２９】他方、それぞれのトランジスタデバイスの
接地への結合は、基板PSUBの共通の接地へと結ばれてい
る。この接地への結合は従って一般には、サファイア基
板上のシリコン又は半導体材料（SOS）或いは別の絶縁
基板上のシリコンその他の半導体材料（SOI）の如き特
別な材料を使用するのでなければ、相互に分離されるこ
とはない。

【００３０】電源の分離を可能にする、バイポーラＩＣ
製造におけるこれに匹敵する技術はＮ形埋込層の技術で
あり、この場合には分離されたＮ＋埋込層が、ＮＰＮバ
イポーラトランジスタの各々の下側で、共通接地された
Ｐ形基板に形成される。このＮＰＮトランジスタのコレ
クタはコレクタシンク領域を介してＮ＋埋込層に結ば
れ、高電位電源レールVCCに結合される。各々のＮＰＮ
トランジスタの電源への結合は従って、Ｐ形基板におけ
る分離されたＮ形キャリヤ埋込層によって相互に分離さ
れ、多重の異なる、又は互換性のない電源を使用するこ
とが可能になる。

【００３１】これとは対照的に、例えばＰ形ウェルＣＭ
ＯＳ又はＢｉＣＭＯＳ技術は、Ｎ形基板NSUBにおけるＰ
形半導体材料のＰ形ウェルを使用している。基板NSUBは
図１に示すように、共通の高電位電源レールVCCに結合
されている。このＰ形ウェルＣＭＯＳの技術では、接地
結合についての分離は得られるものの、電源はVCCに結
合された共通のＮ形基板NSUBを介して一緒に結ばれてい
る。電源は、上述したようなSOS又はSOIの如き特別な手
段を用いなければ分離することができない。

【００３２】システムボードのレセプタクル20と、Ｎ形
ウェルＣＭＯＳ技術、ＢｉＣＭＯＳ技術、或いはＮ形埋
込層バイポーラ技術を用いて製造された集積回路デバイ
ス又はパッケージであるトランスレータ15とについて
の、相補的なパッド及びピン構成が図３に示されてい
る。図３に示されているように、システムボードのレセ
プタクル20は２列のパッドからなり、パッドから延びる
プリント回路板のトレースは断片的部分だけが示されて
いる。各々の列は、高論理及び低論理電位レベルの８ビ
ットの入出力信号を送受信するための双方向ポートＡ，
Ｂを形成する、８つのパッド及びトレースの組を含んで
いる。図３に示すように、パッドの列の端部には、３つ
の電源パッド及びトレースVCCA, VCCB1, VCCB2と、３つ
の接地パッド及びトレースGND4, GND5, GND6が構成され
ている。

【００３３】双方向のシステムボードのレセプタクル20
は、方向性信号パッド及びトレースDIRを含む。方向性
信号０又は１が、双方向性トランスレータ又はトランシ
ーバの如き双方向性ＩＣパッケージの対応するDIRピン
に印加されて、信号伝播の方向がセットされる。

【００３４】トランスレータ15もまた、レセプタクルの
ポートＡ，Ｂのパッドに応じて信号を入出力するための
８つのビットピンA0...A7, B0...B7を、双方向ポート
Ａ，Ｂに含んでいる。トランスレータ15には、レセプタ
クル20の対応する電源パッド及びトレースと一致する、
３つの電源ピンVCCA, VCCB1, VCCB2が設けられている。
同様に、トランスレータ15のＩＣパッケージは、レセプ
タクル20の対応する接地パッド及びトレースと一致す
る、３つの接地ピンGND4, GND5及びGND6を備えて形成さ
れている。

【００３５】この実施例では、回路板のレセプタクル20
の電源パッド及びトレースVCCAは５Ｖの標準規格電源に
結合され、ポートＡのピンA0...A7に結合されたデバイ
スであるトランスレータ15のトランスレータ回路に給電
するようになっている。回路板のレセプタクル20の電源
パッド及びトレースVCCB1は３Ｖの標準規格電源に結合
され、ポートＢのピンB0...B7に結合されたトランスレ
ータ回路に給電するようになっている。ポートＢのピン
は、例えばノート型パソコン（ＮＢＰＣ）その他のモー
ビルコンピュータ、又はパーソナルデジタルアシスタン
ツ（ＰＤＡ）の３Ｖの標準規格マイクロプロセッサ（μ
Ｐ）からの信号を受け取る。トランスレータは、電源並
びに高論理及び低論理電位信号のそれぞれの電圧レベル
を、ＩＣデバイスであるトランスレータ15のポートＢの
ピンB0...B7とポートＡのピンA0...A7の間に結合された
適切なトランスレータ回路を介して、３Ｖ標準規格から
５ボルト標準規格へと変換する。ポートＡのパッドは、
５Ｖ標準規格のディスクドライブのディスクドライブコ
ントローラ（図示せず）へと適切な５ボルト標準規格の
高論理及び低論理電位レベルの信号を伝送するために、
ディスクドライブポートの一部を形成する。

【００３６】図３の実施例においては、以下で図４を参
照して後述する如く使用するために、システムボードの
レセプタクル20の第３の電源パッド及びトレースVCCB2
が３Ｖ標準規格電源に結合されている。図３の第１のＩ
Ｃパッケージであるトランスレータ15においては、第３
の電源ピンVCCB2は非接続ピン即ちデッドピンであっ
て、トランスレータ15の集積回路に対して何の結合も有
しない。ＩＣパッケージであるトランスレータ15の３つ
の接地ピンGND4, GND5及びGND6は、トランスレータチッ
プを製造するのに用いられるＮ形ウェルＣＭＯＳ技術の
Ｐ形基板PSUBの共通接地結合の結果として、共通の接地
レールGNDに結合されている。

【００３７】図３で記述したのと同じレセプタクル20及
びパッド構成について使用するためのピン構成を備えた
第２のＩＣパッケージが、図４に示されている。この実
施例では、第２のＩＣパッケージたるデバイスはトラン
シーバ25であり、８ビットの入出力信号を送受信するた
めの多重ピンA0...A7及びB0...B7からなる同様のポート
対Ａ，Ｂを有している。この実施例では、ポートＡ及び
ポートＢの両方のピンに結合されたトランシーバ回路及
び集積回路の一部が、レセプタクルのパッド及びトレー
スVCCB2とこれに対応するトランシーバ25のピンVCCB2を
介して、同じ電源及び電源レールから給電されている。

【００３８】この実施例によれば、パッド及びピンVCCB
2に結合された電源は、３Ｖの標準規格電源である。ト
ランシーバは３Ｖの標準規格マイクロプロセッサ（μ
Ｐ）と３ＶのＣＭＯＳ標準規格周辺デバイス又はサブシ
ステムとの間で、互換性のある高論理及び低論理電位レ
ベルでもって入出力信号を送受信する。例えば近い将来
には３Ｖの標準規格ディスクドライブとディスクドライ
ブコントローラが入手可能となり、全てが３Ｖ標準規格
電源のノート型又はＰＤＡパソコンシステムが可能とな
ることが予測される。これが利用可能となった場合に
は、マザーボード及びそのレセプタクル20をコストをか
けて再設計したり再構成したりすることなしに、トラン
シーバ25であるデバイスが同じマザーボード上のトラン
スレータ15のデバイスを置き換えることができる。

【００３９】図４に示されているように、第２のＩＣパ
ッケージであるトランシーバ25は、第１のＩＣパッケー
ジであるトランスレータ15よりも４つ少ないピンでもっ
て構成されている。例えば、トランスレータ15は24ピン
のパッケージであり、トランシーバ25は20ピンのパッケ
ージである。トランシーバ25は、第１及び第２の電源ピ
ンVCCA, VCCB1なしに形成されている。トランシーバ25
はまた、接地ピンGND5,GND6なしに形成されている。

【００４０】多重電源のレセプタクル20はかくして、６
つの電源パッド即ち電源レールパッドを備えたパッド及
びトレース構成でもって形成される。第１、第２及び第
３の電源パッドVCCA, VCCB1, VCCB2は給電パッドであ
り、第４、第５及び第６の電源パッドGND4, GND5, GND6
は接地パッドである。これらの電源レールパッドは２列
の平行なパッドの端部に配置されており、矩形のレセプ
タクルの端部即ちコーナー部分を形成している。トラン
スレータ15のＩＣデバイスによる第１のＩＣパッケージ
ピン構成は、６つの電源パッドと一致する６つの電源ピ
ンを備えて形成されている。これらの電源ピンは、２列
の平行なピンの端部、即ち矩形のＤＩＰのコーナー部分
に位置している。しかしながら、電源ピンの１つである
第３の電源ピンVCCB2は非接続ピンであり、デバイスの
集積回路に対して何の接続も持たない。代替的には、第
３の電源ピンVCCB2を第２の電源ピンVCCB1に短絡又は結
合させることができ、或いは単純に省略することができ
る。さらにまた、第４、第５及び第６の電源ピン、即ち
接地ピンGND4, GND5及びGND6は、共通接地された基板の
共通接地結合を介して同じ電源レールへと普通に結合さ
れる。

【００４１】第２のＩＣパッケージであるトランシーバ
25は、４つ少ないピンを備えて形成される。トランシー
バ25は第１及び第２の電源ピン、即ち電源ピンVCCA, VC
CB1なしに形成される。これはまた、第５及び第６の電
源ピン、即ち接地ピンGND5,GND6なしに形成される。省
略されたピンは平行なピンの列の端部にあり、その結
果、ピンカウントが減少した、より短い矩形のＤＩＰが
得られる。相補的なパッド及びピン構成のそれぞれによ
って、多重電源による第１のＩＣパッケージ即ちトラン
スレータ15と、単一電源による第２のＩＣパッケージ即
ちトランシーバ25とを、同じシステムボードのレセプタ
クル20において互換的に使用することができる。

【００４２】新規なシステムボードのレセプタクル20と
第１及び第２のＩＣパッケージであるトランスレータ15
及びトランシーバ25についてのシステム構成が、図５及
び図６のそれぞれに示されている。図５に示されている
ように、システムボード又はマザーボードは、３Ｖのコ
ンピュータシステム又はマイクロプロセッサシステム
と、５Ｖのサブシステム又は周辺、例えばディスクドラ
イブコントローラとを組み込んでいる。ＩＣデバイスで
あるトランスレータ15は汎用4245トランスレータ、例え
ばナショナル・セミコンダクタ社のトランスレータデバ
イスLVX4245^TMであり、24ピンのデュアルインラインパ
ッケージ（ＤＩＰ）構成である。このトランスレータ
は、全体を示していないシステムボードのレセプタクル
20において、３Ｖのシステムと５Ｖのサブシステムの間
に結合されている。図５のシステムブロック図において
は、システムボードのレセプタクルとＩＣパッケージた
るトランスレータ15の電源レールの結合のみを示してい
る。ＤＩＰの一方の端部には３つの相補的な電源パッド
及びピンVCCA, VCCB1, VCCB2があり、これに対してＤＩ
Ｐの他方の端部には３つの相補的な接地パッド及びピン
結合GND4, GND5, GND6がある。

【００４３】図５に示されているように、パッド及びト
レースVCCAは、トランスレータ15のポートＡのピンに結
合された集積回路の部分に対して５ボルトの電源を給電
する。パッド及びトレースVCCB1は、トランスレータ15
のポートＢのピンに対して3.3ボルトの電源を給電す
る。パッド及びトレースVCCB2は３Ｖ標準規格電源に結
合されてはいるが、トランスレータ15の非接続ピン又は
デッドピンに結合され、或いはトランスレータ15のピン
VCCB2は省略されるか又はピンVCCB1に短絡されている。
ＤＩＰの他端にある３つの接地パッド及びトレースGND
4, GND5及びGND6は、共通の接地レール結合GNDに結合さ
れている。これらの多重接地リード線は、ＩＣパッケー
ジたるトランスレータ15のリードフレームにおける寄生
インダクタンスの減少をもたらす。双方向のトランスレ
ータ15は、３Ｖのシステムから３Ｖ標準規格入力信号を
受け取り、５Ｖのサブシステムに対して５Ｖ標準規格出
力信号を伝達することができる。代替的には、トランス
レータ15はポートＡにおいて５Ｖのサブシステムから５
Ｖの入力信号を受け取り、ポートＢにおいて３Ｖのサブ
システムへと３Ｖ標準規格出力信号を伝達することがで
きる。

【００４４】図６に示されているところでは、新規な３
Ｖのサブシステムが、図５のものと同じシステムボード
又はマザーボード上の５Ｖのサブシステムを置き換えて
いる。図示しない同一のシステムボードのレセプタクル
20が、３Ｖのシステムと新たな３Ｖのサブシステムの間
に変更なしに残置されている。しかしながら、より高価
なトランスレータ15のパッケージに代えて、より単純で
安価な双方向トランシーバ25が置き換えられている。ト
ランシーバ25は、例えばナショナル・セミコンダクタ社
により市販されているLVQ245^TMトランシーバパッケージ
の如き、汎用245トランシーバである。

【００４５】トランスレータ15とは異なり、トランシー
バ25は20ピンのＤＩＰであり、トランスレータ15のＤＩ
Ｐよりもピンが４つ少ない。トランシーバ25はレセプタ
クル20の各端部にある２つのパッド及びトレースを使用
せず、間にある20のパッド及びトレースのみを使用す
る。その結果、５Ｖ電源に対するＩＣパッケージの接続
は中断されており、５Ｖ電源はもはやシステムボード、
マザーボード及び周辺の如何なる部分にも接続されな
い。

【００４６】新規な代替的３Ｖのサブシステム、例えば
新規な３Ｖのディスクドライブコントローラの如きは、
５Ｖ電源ではなく３Ｖ電源に結合されている。また、第
２の電源パッド及びトレースVCCB1は使用されない。パ
ッド及びトレースVCCB1は開放端のままとされる。３Ｖ
標準規格電源は、第３の相補的なパッド及びピンVCCB2
のみを介してトランシーバ25に結合されている。同様
に、レセプタクル20の第４の接地パッド及びトレースGN
D4のみが対応するトランシーバ25のピンに結合され、接
地パッド及びトレースGND5, GND6は開放端のままとされ
る。

【００４７】新規なシステム構成の動作においては、ト
ランシーバ25のポートＢのピンにおける３Ｖのコンピュ
ータシステムからの３Ｖ標準規格入力信号が、ポートＡ
のピンにおいて３Ｖ標準規格出力信号として、３Ｖのデ
ィスクドライブコントローラの如き３Ｖサブシステムに
対して伝達される。同様に、ポートＡのピンにおける新
規な３Ｖサブシステムからの３Ｖ標準規格入力信号が、
ポートＢのピンにおいて３Ｖの出力信号として３Ｖのホ
ストシステムへと伝達される。システムボードのレセプ
タクル、並びに第１及び第２のＩＣパッケージの相補的
なパッド及びピン構成によって、システムボードの設計
構成に対する修正なしに、多重電源又は単一電源を必要
とするシステム及びサブシステムに適応することができ
る。

【００４８】また本明細書で使用するところでは、第１
のＩＣパッケージであるトランスレータ15の第３の電源
ピンVCCB2に関する「非接続ピン」という用語は、第１
のＩＣパッケージの集積回路に対する直接の接続のない
ピンを示したものであり、第２の電源ピンVCCB1に短絡
又は接続された第３のピン、或いは第１のＩＣパッケー
ジから完全に除かれた第３のピンを含むものである。こ
れらは全て、ＩＣパッケージの集積回路に対する直接的
な接続を持たない第３のピンVCCB2について等価な電気
的構成である。

【００４９】本発明は、第１のＩＣパッケージであるト
ランスレータ15のそれぞれのポート又はそれぞれの部分
に対して給電するための、３Ｖ標準規格及び５Ｖ標準規
格を取り入れた多重電源に関して記述してきたが、本発
明は異なる電源又は互換性のない電源の別の組み合わせ
に対しても適用可能である。例えば、本発明による相補
的なパッド及びピン構成は、３ＶＣＭＯＳ標準規格回路
又は５ＶＣＭＯＳ標準規格回路の何れかと同じチップ上
に、標準的な５ＶバイポーラＴＴＬ回路を集積するため
にも有用なものである。何れの場合でも、適切なトラン
スレータ回路が第１のＩＣパッケージに備えられ、分離
された電源がそれぞれの回路部分に給電を行う。他の可
能な用途に含まれるものとしては、例えば自動車用の12
Ｖの電源回路を、３Ｖ標準規格又は５Ｖ標準規格のコン
ピュータ回路仕様と組み合わせることがある。

【００５０】さらにまた、本発明はデュアルインライン
パッケージ（ＤＩＰ）又はプラスチックＤＩＰＩＣパ
ッケージと、汎用の直列24ピン割り当てに関して記述し
てきた。しかしながら、本発明はまた他のＩＣパッケー
ジ、例えば小規模アウトラインＩＣパッケージ（SOIC）
及び小規模化アウトラインパッケージ（SSOP）、並びに
SOIC及びSSOPのピン割り当てのそれぞれにも適用可能で
ある。従って本発明は、特許請求の範囲内の全ての設計
変更例及び均等例をカバーすることを意図したものであ
る。

【００５１】

【発明の効果】以上の如く本発明によれば、互換性のな
い異なる電源や高論理及び低論理信号電位レベルを必要
とするサブシステム及びＩＣパッケージをサポートする
ための新規なレセプタクルと、相補的なパッド及びピン
構成とが提供される。このレセプタクル及びパッド／ピ
ン構成は、単一の電源と互換性のある論理信号電位レベ
ルのみを必要とするサブシステム及びＩＣパッケージを
もサポートする。これにより、互換性のない異なる電源
を必要とするサブシステム及びＩＣパッケージ、或いは
単一の電源と互換性のある論理信号電位レベルのみを必
要とするサブシステム及びＩＣパッケージの何れかに対
し、システムボードの再設計及び再構成なしに、同じシ
ステム回路板レセプタクルで適応することができる。特
に、本発明によってシステムボード又はマザーボードの
改変なしに、３Ｖ標準規格サブシステムと５Ｖ標準規格
サブシステムの混合、或いは３Ｖ標準規格サブシステム
のみに適応することができる。

【図面の簡単な説明】

【図１】単一の電源のみを許容する共通の電源に対する
結合を示す、従来技術のＰウェル技術によるＣＭＯＳウ
ェーハの一部を示す単純化された部分断面側面図であ
る。

【図２】本発明による分離された多重電源を許容する異
なる高圧電源に対する結合を示す、分離されたバルクＮ
ウェル結合を備えたＮウェル技術によるＣＭＯＳウェー
ハの一部の単純化された部分断面側面図である。

【図３】システムボードのレセプタクル及び第１のＩＣ
パッケージであるトランスレータについての新規な相補
的パッド及びピン構成の簡略平面図である。

【図４】システムボードのレセプタクル及び第２のＩＣ
パッケージであるトランシーバについての新規な相補的
パッド及びピン構成の簡略平面図である。

【図５】システムボードが５Ｖ及び３Ｖの両方のサブシ
ステムと、別個の分離された５Ｖ及び３Ｖの電源をサポ
ートしている、第１のＩＣパッケージ及びシステムボー
ドのレセプタクルの電源レール結合を示す、システムブ
ロック図である。

【図６】同じシステムボードが全ての３Ｖサブシステム
をサポートし、単一の３Ｖ電源のみを必要とする、同じ
システムボードのレセプタクルにおける第２のＩＣパッ
ケージの電源レール結合を示す、別のシステムブロック
図である。

【符号の説明】

15 トランスレータ（第１のＩＣパッケージ） 20 レセプタクル 25 トランシーバ（第２のＩＣパッケージ）

Claims

【特許請求の範囲】

【請求項１】少なくとも第１及び第２のＩＣパッケー
ジを受容するための回路板レセプタクルであって、前記
第１のＩＣパッケージが第１のＩＣパッケージの集積回
路の第１及び第２の部分に給電するための少なくとも第
１及び第２の異なる電源を必要とし、前記第１のＩＣパ
ッケージが第１のＩＣパッケージの集積回路の第１及び
第２の部分に結合された少なくとも第１及び第２の電源
ピン（VCCA, VCCB1）を含むピン構成を有し、前記第２
のＩＣパッケージが単一の電源を必要とし、単一電源か
ら給電するために第２のＩＣパッケージの集積回路に結
合された単一の電源ピン（VCCB2）を含むピン構成を有
するものにおいて、前記回路板レセプタクル（20）が第１の電源に結合する
ための第１の電源パッド及びトレース（VCCA）を含むパ
ッド構成で構成され、前記第１の電源パッドが第１のＩ
Ｃパッケージの第１の電源ピン（VCCA）と一致し、前記回路板レセプタクル（20）のパッド構成が第２の電
源に結合するための第２の電源パッド及びトレース（VC
CB1）を含み、前記第２の電源パッド及びトレースが第
１のＩＣパッケージの第２の電源ピン（VCCB1）と一致
し、前記パッド構成が第２の電源に結合するための第３の電
源パッド及びトレース（VCCB2）を含み、前記第３の電
源パッド及びトレースが第２のＩＣパッケージの単一の
電源ピン（VCCB2）と一致することからなる、回路板レ
セプタクル。
【請求項２】第１のＩＣパッケージが第１のＩＣパッ
ケージの集積回路に対する直接の接続なしに第３の電源
ピン（VCCB2）を備えて構成され、前記回路板レセプタ
クルが第１のＩＣパッケージの前記第３の電源ピン（VC
CB2）と一致する第３の電源パッド及びトレース（VCCB
2）を備えて構成される、請求項１の回路板レセプタク
ル。
【請求項３】第１のＩＣパッケージ（15）が接地に結
合するための第４、第５及び第６の接地ピン（GND4, GN
D5, GND6）を含み、第２のＩＣパッケージが接地に結合
するための単一の接地ピン（GND4）を含み、前記回路板
レセプタクル（20）のパッド構成が第１のＩＣパッケー
ジの第４、第５及び第６の接地ピンと一致する第４、第
５及び第６の接地パッド及びトレース（GND4, GND5, GN
D6）を含み、前記第４の接地パッド及びトレース（GND
4）が第２のＩＣパッケージの単一の接地ピン（GND4）
と一致する、請求項１の回路板レセプタクル。
【請求項４】回路板レセプタクル（20）が２列の平行
なパッド及びトレースからなり、電源パッド及びトレー
ス並びに接地パッド及びトレースが平行な列の端部のそ
れぞれを占め、レセプタクル（20）のコーナー部分を画
定する、請求項３の回路板レセプタクル。
【請求項５】第１及び第２の電源パッド及びトレース
（VCCA, VCCB1）が平行な２列の一方の端部においてそ
れぞれの端を占め、第５及び第６の接地パッド及びトレ
ース（GND5, GND6）が平行な２列の他方の端部において
それぞれの端を占め、第３の電源パッド及びトレース
（VCCB2）が第１及び第２の電源パッド及びトレースの
一方に隣接し、第４の接地パッド及びトレース（GND4）
が第５及び第６の接地パッド及びトレース（GND5, GND
6）の一方に隣接し、回路板レセプタクル（20）が第１
のＩＣパッケージ（15）よりもピンが４つ少ないピン構
成を有する第２のＩＣパッケージ（25）を収容可能であ
り、前記第１のＩＣパッケージ（15）が前記４つの端即
ち４つのコーナー部分において４つの付加的なピン（VC
CA, VCCB1, GND5, GND6）を有する、請求項４の回路板
レセプタクル。
【請求項６】少なくとも第１及び第２の異なる電源を
必要とする第１の集積回路（ＩＣ）パッケージ（15）で
あって、前記第１のＩＣパッケージ（15）が、第１の電
源に結合する第１の電源パッド及びトレース（VCCA）、
第２の電源に結合する第２の電源パッド及びトレース
（VCCB1）、及び第２の電源に結合する第３の電源パッ
ド及びトレース（VCCB2）を備えて構成されるパッド構
成を有する回路板レセプタクル（20）に挿入されるもの
において、前記第１のＩＣパッケージが、第１の電源に結合すべく
回路板レセプタクル（20）の第１の電源パッド及びトレ
ースと一致する第１の電源ピン（VCCA）と、第２の電源
に結合すべく回路板レセプタクル（20）の第２の電源パ
ッド及びトレースと一致する第２の電源ピン（VCCB1）
と、回路板レセプタクル（20）の第３の電源パッド及び
トレースと一致する第３のピン（VCCB2）とを有するピ
ン構成を備えて構成され、前記第３のピンが第１のＩＣ
パッケージの集積回路に対する直接の接続のない非接続
ピンである、ＩＣパッケージ。
【請求項７】単一の電源のみを必要とする第２のＩＣ
パッケージを含み、前記第２のＩＣパッケージが第２の
電源に結合すべく回路板レセプタクル（20）の第３の電
源パッド及びトレースと一致する単一の電源ピン（VCCB
2）を有するピン構成を備えて構成され、前記第２のＩ
Ｃパッケージ（25）のピン構成が回路板レセプタクルの
第１及び第２の電源パッド及びトレース（VCCA, VCCB
1）と一致するピンなしで構成されている、請求項６の
ＩＣパッケージ。
【請求項８】第１のＩＣパッケージを受容する回路板
レセプタクル（20）が接地に結合するための第４、第５
及び第６の接地パッド及びトレース（GND4, GND5, GND
6）を含み、前記第１のＩＣパッケージ（15）が、回路
板レセプタクルの第４、第５及び第６の接地パッド及び
トレースと一致する第４、第５及び第６の接地ピン（GN
D4, GND5, GND6）を備えて構成されている、請求項６の
ＩＣパッケージ。
【請求項９】回路板レセプタクル（20）のパッド構成
が接地に結合するための第４、第５及び第６の接地パッ
ド及びトレース（GND4, GND5, GND6）を備えて構成さ
れ、第１のＩＣパッケージ（15）が回路板レセプタクル
（20）の第４、第５及び第６の接地パッド及びトレース
と一致する第４、第５及び第６の接地ピン（GND4, GND
5, GND6）を有するピン構成で構成され、第２のＩＣパ
ッケージ（25）が回路板レセプタクル（20）の第４の接
地パッド及びトレースと一致する単一の接地ピン（GND
4）を有するピン構成で構成され、前記第２のＩＣパッ
ケージ（25）が回路板レセプタクル（20）の接地パッド
及びトレース（GND5, GND6）と一致する接地ピンなしで
構成されている、請求項６のＩＣパッケージ。
【請求項１０】システムボードレセプタクル（20）
と、レセプタクル（20）に挿入される少なくとも１つの
ＩＣパッケージ（15, 25）であって、前記システムボー
ドが多重電源に適応するものにおいて、前記システムボードレセプタクル（20）が、第１の電源
に結合するための第１の電源パッド及びトレース（VCC
A）と、第２の電源に結合するための第２及び第３の電
源パッド及びトレース（VCCB1, VCCB2）を含むパッド構
成を備えて構成され、少なくとも１つのＩＣパッケージ（15）が、第１の電源
から前記第１のＩＣパッケージの集積回路の一部に給電
すべくシステムボードレセプタクル（20）の第１の電源
パッド及びトレースと一致する第１の電源ピン（VCCA）
と、第１の電源とは異なる第２の電源から第１のＩＣパ
ッケージ（15）の集積回路の異なる部分に給電すべくシ
ステムボードレセプタクル（20）の第２の電源パッド及
びトレースと一致する第２の電源ピン（VCCB1）とを含
むピン構成を有する、レセプタクル及びパッケージ。
【請求項１１】第１のＩＣパッケージがシステムボー
ドレセプタクルの第３の電源パッド及びトレースと一致
する第３のピンを含み、前記第３のピンが第１のＩＣパ
ッケージの集積回路に対して直接に接続されていない、
請求項10のレセプタクル及びパッケージ。
【請求項１２】システムボードレセプタクル（20）の
第３の電源パッド及びトレース（VCCB2）と一致する単
一の電源ピン（VCCB2）を含むピン構成を有する第２の
ＩＣパッケージを含み、前記第２のＩＣパッケージ（2
5）がシステムボードレセプタクル（20）の第１及び第
２の電源パッド及びトレース（VCCA, VCCB1）と一致す
るピンなしで構成されており、第１及び第２のＩＣパッ
ケージ（15,25）がシステムボードの改変なしに同じシ
ステムボードレセプタクル（20）において互換的に使用
できる、請求項10のレセプタクル及びパッケージ。
【請求項１３】システムボードレセプタクル（20）が
接地に結合するための第４、第５及び第６の接地パッド
及びトレース（GND4, GND5, GND6）を含み、第１のＩＣパッケージ（15）がシステムボードレセプタ
クル（20）の第４、第５及び第６の接地パッド及びトレ
ース（GND4, GND5, GND6）と一致する第４、第５及び第
６の接地ピン（GND4, GND5, GND6）を含み、第２のＩＣパッケージ（25）がレセプタクル（20）の第
４の接地パッド及びトレースと一致する第４の接地ピン
（GND4）を備えて構成され、システムボードレセプタク
ル（20）の第５及び第６の接地パッド及びトレース（GN
D5, GND6）と一致するピンなしで形成されている、請求
項12のレセプタクル及びパッケージ。
【請求項１４】第１のＩＣパッケージ（15）が第２の
ＩＣピン（25）よりもピンを４つ多く備えて構成され、
前記４つのピンが第１及び第２の電源ピン（VCCA, VCCB
1）並びに第５及び第６の接地ピン（GND5, GND6）から
なる、請求項13のレセプタクル及びパッケージ。
【請求項１５】第１のＩＣパッケージ（15）がピンの
２重列からなるデュアルインラインパッケージ（ＤＩ
Ｐ）からなり、４つ多いピン（VCCA, VCCB1, GND5, GND
6）がそれぞれ第１のＩＣパッケージＤＩＰのピンの２
重列の４つのコーナー部分即ち４つの端にそれぞれ配置
され、システムボードレセプタクル（20）における対応するパ
ッド及びトレースがＤＩＰのピンの２重列に対応する２
重列のパッド及びトレースの４つのコーナー部分即ち４
つの端に配置されている、請求項14のレセプタクル及び
パッケージ。
【請求項１６】第１のＩＣパッケージが多重の異なる
電源を必要とするトランスレータ（15）であり、第２の
ＩＣパッケージが単一の電源を必要とするトランシーバ
（25）である、請求項15のレセプタクル及びパッケー
ジ。
【請求項１７】第１の電源が３Ｖ標準規格電源であ
り、第２の電源が５Ｖ標準規格電源であり、第１のＩＣ
パッケージが３Ｖ標準規格から５Ｖ標準規格へのトラン
スレータ（15）である、請求項16のレセプタクル及びパ
ッケージ。
【請求項１８】第２のＩＣパッケージが３Ｖ標準規格
のトランシーバ（25）である、請求項17のレセプタクル
及びパッケージ。
【請求項１９】システムボードが３Ｖ標準規格電源を
用いたマイクロプロセッサのＰＣマザーボードからな
り、前記マザーボードが５Ｖ標準規格電源を有するディ
スクドライブコントローラに結合されたディスクドライ
ブポートを有し、前記トランスレータ（15）及びシステ
ムボードレセプタクル（20）がマイクロプロセッサとデ
ィスクドライブポートの間に結合されて３Ｖ標準規格電
源と５Ｖ標準規格電源の間で変換を行う、請求項18のレ
セプタクル及びパッケージ。
【請求項２０】第１のＩＣパッケージであるトランス
レータ（15）がＮ形ウェルＣＭＯＳ技術を用いて構成さ
れており、Ｎ形ウェルは共通接地されたＰ形基板（PSU
B）にあって多重電源を分離している、請求項19のレセ
プタクル及びパッケージ。
【請求項２１】多重電源に適応するシステムボードの
ためのシステムボードレセプタクル（20）及びレセプタ
クル（20）に挿入される少なくとも１つのＩＣパッケー
ジ（15, 25）であって、前記システムボードレセプタクルが、第１の電源に結合
するための第１の電源パッド及びトレース（VCCA）と、
第２の電源に結合するための第２のパッド及びトレース
（VCCB1）と、第２の電源に結合するための第３のパッ
ド及びトレース（VCCB2）を含むパッド構成を備えて構
成され、前記システムボードレセプタクル（20）がまた
高論理及び低論理電位レベルの入出力信号を送受信する
ための多重パッド及びトレースからそれぞれなる少なく
とも２つのデータポート（Ａ，Ｂ）を含み、それぞれが第１及び第２の異なる電源により動作し多重
ピン（A0...A7, B0...B7）からなる第１及び第２のデー
タポート（Ａ，Ｂ）を有するピン構成を有する少なくと
も第１のＩＣパッケージ（15）と、前記ＩＣパッケージ
（15）のピン構成が第１のデータポート（Ａ）に結合さ
れた回路の部分に給電すべくシステムボードレセプタク
ル（20）の第１の電源パッド及びトレース（VCCA）と一
致する第１の電源ピン（VCCA）と、第２のデータポート
（Ｂ）に結合された回路の部分に給電すべくレセプタク
ル（20）の第２の電源パッド及びトレース（VCCB1）と
一致する第２の電源ピン（VCCB1）とを含み、前記第１のＩＣパッケージのピン構成が、システムボー
ドレセプタクル（20）の第３の電源パッド及びトレース
（VCCB2）と一致する非接続ピンを備えて構成されてい
る、レセプタクル及びパッケージ。
【請求項２２】単一の電源により動作し同一の高論理
及び低論理電位レベルにおいて多ビット入出力信号のそ
れぞれを送受信する、多重ピン（A0...A7, B0...B7）か
らなる第１及び第２のデータポート（Ａ，Ｂ）を備えた
ピン構成を有する少なくとも第２のＩＣパッケージ（2
5）を含み、前記第２のＩＣパッケージ（25）がシステ
ムボードレセプタクル（20）の第３の電源パッド及びト
レース（VCCB2）と一致する単一の電源ピン（VCCB2）を
含み、前記第２のＩＣパッケージ（25）がシステムボードレセ
プタクル（20）の第１及び第２の電源パッド及びトレー
ス（VCCA, VCCB1）と一致するピンなしで構成されてお
り、システムボードの改変なしに、多重電源を必要とする第
１のＩＣパッケージと単一電源を必要とする第２のＩＣ
パッケージを同じシステムボードレセプタクル（20）に
おいて互換的に使用できる、請求項21のレセプタクル及
びパッケージ。
【請求項２３】システムボードレセプタクル（20）の
パッド構成が接地に結合するための第４、第５及び第６
の接地パッド及びトレース（GND4, GND5, GND6）を含
み、第１のＩＣパッケージ（15）のピン構成が、システムボ
ードレセプタクル（20）の第４、第５及び第６の接地パ
ッド及びトレースと一致する第４、第５及び第６の接地
ピン（GND4, GND5, GND6）を含み、前記第２のＩＣパッケージ（25）のピン構成がレセプタ
クル（20）の第４の接地パッド及びトレースと一致する
第４の接地ピン（GND4）を備えて構成され、レセプタク
ル（20）の第５及び第６のセットパッド及びトレース
（GND5, GND6）と一致するピンなしに形成されている、
請求項22のレセプタクル及びパッケージ。
【請求項２４】第１の電源が５Ｖ標準規格電源であ
り、第２の電源がJEDEC標準規格8-1Aによる３Ｖ標準規
格電源であり、第１のＩＣパッケージが３Ｖ標準規格か
ら５Ｖ標準規格へのトランスレータであり、第３の電源
がJEDEC標準規格8-1Aによる３Ｖ標準規格電源である、
請求項22のレセプタクル及びパッケージ。
【請求項２５】第１のＩＣパッケージ（15）のピン構
成が第２のＩＣパッケージ（25）のピン構成よりも４つ
多いピンを備えて構成され、前記４つのピンが第１及び
第２の電源ピン（VCCA, VCCB1）並びに第５及び第６の
接地ピン（GND5,GND6）からなる、請求項23のレセプタ
クル及びパッケージ。
【請求項２６】第１のＩＣパッケージ（15）のピン構
成がピンの２重列からなるデュアルインラインパッケー
ジ（ＤＩＰ）からなり、４つ多いピン（VCCA, VCCB1, GND5, GND6）がそれぞれ
第１のＩＣパッケージＤＩＰのピンの２重列の４つのコ
ーナー部分即ち４つの端にそれぞれ配置され、システムボードレセプタクル（20）のパッド構成におけ
る対応するパッド及びトレースがＤＩＰのピンの２重列
に対応する２重列のパッド及びトレースの４つのコーナ
ー部分即ち４つの端に配置されている、請求項25のレセ
プタクル及びパッケージ。
【請求項２７】第１のＩＣパッケージがＮ形ウェルＣ
ＭＯＳ技術を用いて構成されており、Ｎ形ウェルは共通
接地されたＰ形基板（PSUB）にあって多重電源を分離し
ている、請求項24のレセプタクル及びパッケージ。
【請求項２８】システムボードが３Ｖ標準規格電源を
用いたマイクロプロセッサのＰＣマザーボードからな
り、前記マザーボードが５Ｖ標準規格電源を有するディ
スクドライブコントローラに結合されたディスクドライ
ブポートを有し、前記トランスレータ（15）及びシステ
ムボードレセプタクル（20）がマイクロプロセッサとデ
ィスクドライブポートの間に結合されて３Ｖ標準規格電
源並びに対応する高論理及び低論理電位レベル信号と５
Ｖ標準規格電源並びに対応する高論理及び低論理電位レ
ベル信号の間で変換を行う、請求項24のレセプタクル及
びパッケージ。
【請求項２９】ＩＣパッケージを受容するよう配置さ
れたｎ個のピンレシーバを有する回路板レセプタクルで
あって、前記回路板が多重電源をサポートし、前記レセ
プタクルがレセプタクルのｎ個のピンレシーバを満たす
ｎ個のピンを有する第１のＩＣパッケージに対して少な
くとも２つの異なる電源で給電すべくｎ個のピンレシー
バのそれぞれにおけるｎ個のパッド及びトレースの構成
を有し、前記ｎ個のパッド及びトレースの構成がｍ＜ｎ
である場合にレセプタクルのｎ−ｍ個のピンレシーバを
満たすｎ−ｍ個のピンを有する第２のＩＣパッケージに
単一の電源で給電すべく構成されている、回路板レセプ
タクル。
【請求項３０】ｍ＝４である、請求項29の回路板レセ
プタクル。