JPH0769358B2

JPH0769358B2 - 周波数―電圧変換器

Info

Publication number: JPH0769358B2
Application number: JP4480089A
Authority: JP
Inventors: 直子鹿島
Original assignee: ティアツク株式会社
Priority date: 1989-02-23
Filing date: 1989-02-23
Publication date: 1995-07-26
Anticipated expiration: 2010-07-26
Also published as: JPH02223866A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は周波数信号の周波数に対応した電圧を得るため
の周波数−電圧変換器に関する。

［従来の技術］従来の典型的な周波数−電圧変換器は、周波数信号のパ
ルスの前縁でモノマルチバイブレータをトリガして一定
幅のパルスを発生させ、これによって得られたパルス列
をローパスフィルタで平滑化（平均化）するように構成
されている。

［発明が解決しようとする課題］ところで、この種の従来の周波数−電圧変換器は、周波
数変化に対する追従性即ち応答性が悪いという欠点を有
する。

またローパスフィルタはカットオフ周波数を有するた
め、カットオフ周波数以下の低い周波数領域の周波数−
電圧変換が不可能であった。

そこで、本発明の第１の目的は、周波数変化に対する追
従性及び応答性の良い周波数−電圧変換器を提供するこ
とにある。

また、本発明の第２の目的は、低い周波数領域において
も周波数、−電圧変換を行うことができる周波数−電圧
変換器を提供することにある。

［課題を解決するための手段］上記第１の目的を達成するための本発明は、電圧に変換
すべき周波数信号を入力させるための入力端子と、前記
周波数信号よりも高い周波数のクロック信号を発生する
クロック信号発生回路と、計数入力端子が前記クロック
信号発生回路に接続され、前記周波数信号の１周期毎に
リセットされるようにリセット端子が前記入力端子に関
係付けられているカウンタと、前記カウンタから得られ
るクロック計数出力を前記周波数信号の各周期の終了時
点又は開始時点でラッチするラッチ回路と、前記カウン
タから得られる任意時点のカウンタ出力値と前記ラッチ
回路から得られるラッチ出力値とを比較し、前記ラッチ
出力値よりも前記カウンタ出力値が小さい時には前記ラ
ッチ出力値を選択して出力し、前記ラッチ出力値よりも
前記カウンタ出力値が大きい時には前記カウンタ出力値
を選択して出力するデータ合成回路と、前記データ合成
回路から得られる前記周波数信号の周期に対応した出力
値を周波数に対応するディジタル電圧値に変換するデー
タ変換回路とを備えていることを特徴とする周波数−電
圧変換器に係わるものである。

また、上記第２の目的を達成するために、クロック信号
発生回路を可変クロック信号発生回路に構成することが
望ましい。

［作用］本発明に係わるカウンタは周波数信号の周期に対応する
値を出力する。カウンタの出力はクロック信号の入力毎
に変化するので、三角波又は鋸波状に変化する。一方、
ラッチ回路の出力は周波数信号の周期の変化に応じて階
段波状に変化する。ラッチ回路の出力は周期の情報を含
むが、階段波であるので、周期の変化に対する追従性及
び応答性が悪い。しかし、ラッチ出力とカウンタ出力と
の内の大きい方を選択して出力すれば、時間と共に増加
するカウンタ出力がラッチ出力の低い段と高い段との間
に配置され、周期の変化に対する追従性及び応答性が良
くなる。周期Ｔと周波数ｆとはｆ＝1/Tの関係があるの
で、周期Ｔのデータを周波数ｆのデータ即ち電圧Ｖのデ
ータに変換することは周知の方法で可能である。

［実施例］次に、第１図及び第２図を参照して本発明の実施例に係
わる周波数−電圧変換器を説明する。

第１図の周波数信号入力端子１には波形整形回路２が接
続されている。波形整形回路２は入力信号を矩形波に整
形して第２図（ｂ）に示す周波数信号を出力する。

発振器３は周波数信号よりも十分に高い1MHzのクロック
を発生する。発振器３に接続された分周器４は発振器３
の出力を多段階に分周して出力する。マルチプレクサ５
は、発振器３と分周器４とに接続された複数の端子ａ〜
ｈの信号を択一的に選択して出力ライン６に送出する。
なお、出力ライン６に得られるクロック信号も入力端子
１の周波数信号よりも高い周波数を有する。マルチプレ
クサ５のスイッチSWは制御回路７によって自動的に制御
される。

カウンタ８のクロック入力端子即ち計数入力端子CKはマ
ルチプレクサ５の出力ライン６に接続され、リセット端
子Ｒは波形整形回路２に接続されている。カウンタ８は
16ビットの出力を発生するディジタルカウンタであっ
て、第２図（Ｂ）の周波数信号パルスの前縁（t1、、t
2、t3等）即ち各周期の終り（始り）でリセットされ、
再びクロックを計数する。第２図（Ｃ）はカウンタ８の
ディジタル出力を模式的（アナログ的）に示す。第２図
（Ｃ）から明らかなようにカウンタ８は周波数信号の１
周期を計測している。

カウンタ８の上位３ビット（MSB、2SB、3SB）の出力は
マルチプレクサ５の制御回路７に接続されている。制御
回路７はカウンタ８の上記３ビットが［000］から［00
1］に変化した時にマルチプレクサ５の出力周波数を１
段下げ、その後、１桁上る毎に分周器４の１段低い周波
数信号を選択するようにスイッチSWを制御するものであ
る。従って、カウンタ８の入力クロック周波数は第２図
（Ａ）に示すように変化する。

ラッチ回路９は16個のＤフリップフロップを並列接続し
たものであって、カウンタ７の16ビットの出力ライン10
に接続された16個の入力端子Ｄと、波形整形回路２に接
続されたクロック入力端子CKとを有する。ラッチ回路９
のクロック入力端子CKに第２図（Ｂ）の周波数信号パル
スが入力すると、この前縁（立上り）に応答してカウン
タ８の出力を読み込む。従って、ラッチ回路９は周波数
信号の１周期前のカウンタ出力（周期を示すデータ）を
次の１周期の期間保持し、第２図（Ｄ）に示すような出
力をＱ出力端子に送出する。即ち、第２図（Ｃ）のt1に
おけるカウンタ出力データD1がラッチ回路９で保持され
る。t2時点でもラッチ回路９にクロックが入力するが、
カウンタ出力が同一であるので、ラッチ出力は変化しな
い。t4時点ではカウンタ出力データがD2に変っているの
で、ラッチ回路９の出力もD2になる。

データ合成回路11は、カウンタ出力ライン10に接続され
たラッチから成る第１のデータ選択回路12と、ラッチ回
路９に接続されたラッチから成る第２のデータ選択回路
13と、カウンタ出力ライン10とのラッチ回路９とに接続
されたデータ比較回路（コンパレータ）14と、比較回路
14の出力でデータ選択回路12、13を制御するための選択
制御回路15とから成る。比較回路14は、16ビットのカウ
ンタ出力と16ビットのラッチ出力とをディジタル比較
し、両者の大小を示す出力を発生する。選択制御回路15
はカウンタ出力がラッチ出力よりも大きい時に第１のデ
ータ選択回路12をオン状態に制御してカウンタ出力を16
ビットの共通出力ライン16に送出し、逆にカウンタ出力
がラッチ出力以下の場合には第２のデータ選択回路13が
ラッチ回路９の出力を共通出力ライン16に送出する。こ
れにより、共通出力ライン16には第２図（Ｅ）に模式的
に示すデータが得られる。第２図（Ｃ）（Ｄ）（Ｅ）の
比較から明らかなように、t0〜t1、t3〜t4、t7〜t8、t9
以後の区間ではカウンタ７の出力が共通出力ライン16に
送出され、その他の区間ではラッチ回路９の出力が送出
されている。第２図（Ｅ）のデータは第２図（Ｄ）のラ
ッチ出力データよりも入力信号の周波数変化に対して追
従性及び応答性が良い。即ち、１周期内であっても現時
点の周期が前の周期よりも長いことが判定されると、そ
の時点からカウンタ出力が選択され、新しい周期を示す
データが得られる。この結果、第２図（E9）の出力は第
２図（Ｄ）の出力よりも入力周波数信号に対する応答特
性が良い。

また、T2〜t4の１周期間であっても、カウンタ出力が所
定レベルに達すると、カウンタ７の入力クロック周波数
がf1からf2に低下し、カウンタ７の出力データの上昇速
度（傾き）はゆるくなる。第２図のt10時点ではカウン
タ出力の増大に応答して更にクロック周波数はf3に低下
する。クロック周波数をカウンタ７の出力の増大に応じ
て低下させれば、入力周波数信号の周期が長い時におけ
るカウンタ７のオーバーフローを防ぐことができ、極め
て長い周期まで計測することが可能になる。

データ変換回路17は共通出力ライン16から与えられた周
期データを電圧データに変換する回路であり、ROMから
成る。このデータ変換回路17のROMには種々の周期デー
タに対応する種々の電圧データが予め書き込まれてお
り、共通出力ライン16の周期データをアドレス信号とし
て電圧データが読み出される。周期Ｔは次式に従って電
圧Ｖに変換される。

Ｖ＝Ｋ（1/T）但し、Ｋは定数である。上記の式で1/Tは周波数である
ので、データ変換回路17から周波数に対応した電圧（デ
ィジタル値）が得られる。

データ変換回路17から得られたデータ（電圧）はディジ
タル・アナログ変換器（DAC）18でアナログ電圧値に変
換される。

本実施例の周波数−電圧変換器は次の効果を有する。

（１）周波数信号の１周期の途中であっても周期が長く
なる（周波数が低くなる）と、その時点からカウンタの
値が出力されるので、１周期を待たずに真の値に近い値
を得ることができる。

（２）周波数信号に基づいて一定幅のパルスを形成し、
ローパスフィルタで平均化する従来の方式と異なり、RO
Mから成るデータ変換回路17で周期に対応したディジタ
ル電圧を得る方式であるので、低い周波数（長い周期）
の測定も可能になる。

（３）周波数信号の周期が長くなると、カウンタ７の入
力クロックの周波数が自動的に下るので、カウンタ７の
オーバーフローを防ぎ、且つデータ変換回路17のROMの
容量の増大を抑えて広範囲の測定を行うことができる。

［変形例］本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

（１）データ変換回路17をROMで構成せずに、Ｖ＝（1/
T）の演算を行う演算回路で構成してもよい。

（２）共通出力ライン16に得られるデータ又はデータ変
換回路17の出力データを記憶装置に書き込むようにして
もよい。

（３）第２図（Ｂ）に示す周波数信号パルスの後縁（立
下り）でカウンタ７をリセットし、且つラッチ回路９に
クロックを与えるように構成してもよい。

（４）波形整形回路２に出力段に幅狭のパルス（トリガ
パルス）を形成する回路を付加してもよい。また、矩形
波が入力する場合は波形整形回路２を省くことができ
る。

［発明の効果］上述のように本発明によれば、周波数信号の周波数の真
の変化に近いデータを応答性良く得ることができる。

また、請求項２に従って、カウンタの入力クロックの周
波数を変えることによって低い周波数領域の周波数−電
圧変換が可能になる。

【図面の簡単な説明】

第１図は本発明の実施例に係わる周波数−電圧変換器を
示すブロック図、第２図は第１図の各部の状態を模式的に示す図である。１…入力端子、２…波形整形回路、３…発振器、４…分
周器、５…マルチプレクサ、８…カウンタ、11…データ
合成回路、12…第１のデータ選択回路、13…第２のデー
タ選択回路、14…比較回路、15…選択制御回路、16…共
通出力ライン、17…データ変換回路、18…ディジタル・
アナログ変換器。

Claims

【特許請求の範囲】

【請求項１】電圧に変換すべき周波数信号を入力させる
ための入力端子と、前記周波数信号よりも高い周波数のクロック信号を発生
するクロック信号発生回路と、計数入力端子が前記クロック信号発生回路に接続され、
前記周波数信号の１周期毎にリセットされるようにリセ
ット端子が前記入力端子に関係付けられているカウンタ
と、前記カウンタから得られるクロック計数出力を前記周波
数信号の各周期の終了時点又は開始時点でラッチするラ
ッチ回路と、前記カウンタから得られる任意時点のカウンタ出力値と
前記ラッチ回路から得られるラッチ出力値とを比較し、
前記ラッチ出力値よりも前記カウンタ出力値が小さい時
には前記ラッチ出力値を選択して出力し、前記ラッチ出
力値よりも前記カウンタ出力値が大きい時には前記カウ
ンタ出力値を選択して出力するデータ合成回路と、前記データ合成回路から得られる前記周波数信号の周期
に対応した出力値を周波数に対応するディジタル電圧値
に変換するデータ変換回路とを備えていることを特徴とする周波数−電圧変換器。
【請求項２】前記クロック信号発生回路は、可変クロッ
ク信号発生回路であって、発振器と、この発振器の出力を分周して複数段階の分周出力を発生
する分周器と、前記複数段階の分周出力を選択するマルチプレクサと、前記カウンタの出力値が所定値以上になったことに応答
して前記カウンタの入力クロックの周波数を下げるよう
に前記マルチプレクサを制御する制御回路とから成ることを特徴とする請求項１記載の周波数−電圧
変換器。