JPH05276042A - アナログ・ディジタル変換装置 - Google Patents
アナログ・ディジタル変換装置Info
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- JPH05276042A JPH05276042A JP10206092A JP10206092A JPH05276042A JP H05276042 A JPH05276042 A JP H05276042A JP 10206092 A JP10206092 A JP 10206092A JP 10206092 A JP10206092 A JP 10206092A JP H05276042 A JPH05276042 A JP H05276042A
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- 238000005070 sampling Methods 0.000 claims abstract description 10
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- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 フラッシュ形ＡＤＣのビット数を増大させな
いで分解能を向上させる。 【構成】 入力端子１のアナログ入力信号に三角波を重
畳してフラッシュ形ＡＤＣ５の入力とする。三角波の周
期はフラッシュ形ＡＤＣ５のサンプリング周期の整数倍
とする。フラッシュ形ＡＤＣ５の出力の平均値を所定時
間間隔で得るために、三角波の周期Ｔの１／２の周期で
フラッシュ形ＡＤＣ５の出力を加算する。全加算器１
６、１７、１８を含む平均化回路６からはフラッシュ形
ＡＤＣ５のビット数よりも多いビット数の出力が送出さ
れる。
いで分解能を向上させる。 【構成】 入力端子１のアナログ入力信号に三角波を重
畳してフラッシュ形ＡＤＣ５の入力とする。三角波の周
期はフラッシュ形ＡＤＣ５のサンプリング周期の整数倍
とする。フラッシュ形ＡＤＣ５の出力の平均値を所定時
間間隔で得るために、三角波の周期Ｔの１／２の周期で
フラッシュ形ＡＤＣ５の出力を加算する。全加算器１
６、１７、１８を含む平均化回路６からはフラッシュ形
ＡＤＣ５のビット数よりも多いビット数の出力が送出さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、所定ビット数のアナロ
グ・ディジタル変換器（ＡＤＣ）を使用して所定ビット
数よりも大きいビット数の出力を得ることができるアナ
ログ・ディジタル変換装置に関する。
グ・ディジタル変換器（ＡＤＣ）を使用して所定ビット
数よりも大きいビット数の出力を得ることができるアナ
ログ・ディジタル変換装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
典型的なＡＤＣとして、逐次比較形ＡＤＣ、２重積分形
ＡＤＣがある。前者は後者に比べて変換速度は速いが、
高ビット化すると、変換時間が長くなる。後者は変換時
間が極めて長く、高速ＡＤＣを構成するのに不向きであ
る。
典型的なＡＤＣとして、逐次比較形ＡＤＣ、２重積分形
ＡＤＣがある。前者は後者に比べて変換速度は速いが、
高ビット化すると、変換時間が長くなる。後者は変換時
間が極めて長く、高速ＡＤＣを構成するのに不向きであ
る。
【０００３】近年、超高速のＡＤＣとしてフラッシュ
（flash ）形（直接変換形）ＡＤＣが市販されている。
しかし、フラッシュ形ＡＤＣは多数のコンパレータ（例
えば８ビットＡＤＣでは２５６個）を必要とするため
に、大きなビット数（例えば８ビットよりも大きいビッ
ト数）に構成すると必然的にコスト高になる。
（flash ）形（直接変換形）ＡＤＣが市販されている。
しかし、フラッシュ形ＡＤＣは多数のコンパレータ（例
えば８ビットＡＤＣでは２５６個）を必要とするため
に、大きなビット数（例えば８ビットよりも大きいビッ
ト数）に構成すると必然的にコスト高になる。
【０００４】そこで、本発明の目的は所望ビット数のＡ
ＤＣを使用して所望ビット数よりも大きいビット数の出
力を得ることができるアナログ・ディジタル変換装置を
提供することにある。
ＤＣを使用して所望ビット数よりも大きいビット数の出
力を得ることができるアナログ・ディジタル変換装置を
提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、所定ビット数のアナログ・ディジタル変換
器と、アナログ信号入力端子と、前記アナログ・ディジ
タル変換器におけるサンプリング周期よりも長い周期を
有して変化する周期性信号を発生する周期性信号発生手
段と、前記アナログ信号入力端子のアナログ入力信号に
前記周期性信号発生手段の周期性信号を重畳した信号を
形成し、この信号を前記アナログ・ディジタル変換器に
供給する信号重畳手段と、前記アナログ・ディジタル変
換器の出力を所定周期を有して平均化し、且つビット数
を増大させる平均化手段とを備えたアナログ・ディジタ
ル変換装置に係わるものである。なお、周期性信号は直
線的に増大又は減少する傾斜区間を有する三角波電圧又
はのこぎり波電圧であることが望ましい。また、平均化
手段はアナログ・ディジタル変換器の出力を一定周期で
加算する加算手段で構成することが望ましい。
の本発明は、所定ビット数のアナログ・ディジタル変換
器と、アナログ信号入力端子と、前記アナログ・ディジ
タル変換器におけるサンプリング周期よりも長い周期を
有して変化する周期性信号を発生する周期性信号発生手
段と、前記アナログ信号入力端子のアナログ入力信号に
前記周期性信号発生手段の周期性信号を重畳した信号を
形成し、この信号を前記アナログ・ディジタル変換器に
供給する信号重畳手段と、前記アナログ・ディジタル変
換器の出力を所定周期を有して平均化し、且つビット数
を増大させる平均化手段とを備えたアナログ・ディジタ
ル変換装置に係わるものである。なお、周期性信号は直
線的に増大又は減少する傾斜区間を有する三角波電圧又
はのこぎり波電圧であることが望ましい。また、平均化
手段はアナログ・ディジタル変換器の出力を一定周期で
加算する加算手段で構成することが望ましい。
【０００６】
【作用及び効果】本発明においてアナログ入力信号に三
角波又はのこぎり波等の周期性信号を重畳した信号は、
入力信号を基準にして振動する。従って、入力信号波形
がある１つのビットに対応するアナログ信号レベルの範
囲に属していても、重畳信号はこの振幅範囲からはみ出
す。このはみ出しの割合の大小を知れば、１つのビット
に対応するアナログ信号レベルの範囲の中のどの位置に
アナログ入力信号の波形が位置しているかを知ることが
できる。アナログ・ディジタル変換器は周期性信号の周
期よりも短いサンプリング周期で重畳信号をＡＤ変換す
る。このため、周期性信号の１周期の内にあるビットに
対応するアナログ信号レベルの範囲からはみ出す割合を
知ることができる。平均化手段は、アナログ・ディジタ
ル変換器の出力を所定周期で平均化し、アナログ・ディ
ジタル変換器の出力ビット数よりも大きなビット数のデ
ータを出力する。上述から明らかなように本発明によれ
ば、ＡＤ変換のビット数の増大及び分解能の向上を周期
性信号発生手段と平均化手段の付加で達成することがで
きる。即ち、大幅なコストの上昇を伴なわずに分解能の
向上及びビット数の増大を達成することができる。ま
た、入力信号にノイズが含まれている場合には、このノ
イズの平均化作用が生じ、ノイズの抑制が可能になる。
角波又はのこぎり波等の周期性信号を重畳した信号は、
入力信号を基準にして振動する。従って、入力信号波形
がある１つのビットに対応するアナログ信号レベルの範
囲に属していても、重畳信号はこの振幅範囲からはみ出
す。このはみ出しの割合の大小を知れば、１つのビット
に対応するアナログ信号レベルの範囲の中のどの位置に
アナログ入力信号の波形が位置しているかを知ることが
できる。アナログ・ディジタル変換器は周期性信号の周
期よりも短いサンプリング周期で重畳信号をＡＤ変換す
る。このため、周期性信号の１周期の内にあるビットに
対応するアナログ信号レベルの範囲からはみ出す割合を
知ることができる。平均化手段は、アナログ・ディジタ
ル変換器の出力を所定周期で平均化し、アナログ・ディ
ジタル変換器の出力ビット数よりも大きなビット数のデ
ータを出力する。上述から明らかなように本発明によれ
ば、ＡＤ変換のビット数の増大及び分解能の向上を周期
性信号発生手段と平均化手段の付加で達成することがで
きる。即ち、大幅なコストの上昇を伴なわずに分解能の
向上及びビット数の増大を達成することができる。ま
た、入力信号にノイズが含まれている場合には、このノ
イズの平均化作用が生じ、ノイズの抑制が可能になる。
【０００７】
【実施例】次に、図１〜図５を参照して本発明の実施例
に係わるアナログ・ディジタル変換装置を説明する。こ
のアナログ・ディジタル変換装置は、図１に示すよう
に、大別してアナログ信号入力端子１と、クロック信号
発生回路２と、三角波発生回路３と、重畳（加算）回路
４と、フラッシュ形ＡＤＣ（アナログ・ディジタル変換
器）５と、平均化回路６とから成る。
に係わるアナログ・ディジタル変換装置を説明する。こ
のアナログ・ディジタル変換装置は、図１に示すよう
に、大別してアナログ信号入力端子１と、クロック信号
発生回路２と、三角波発生回路３と、重畳（加算）回路
４と、フラッシュ形ＡＤＣ（アナログ・ディジタル変換
器）５と、平均化回路６とから成る。
【０００８】アナログ入力端子１からは図２の（Ａ）又
は図３の（Ａ）に示すような被変換アナログ入力信号Ｆ
s （ｔ）が入力する。
は図３の（Ａ）に示すような被変換アナログ入力信号Ｆ
s （ｔ）が入力する。
【０００９】クロック信号発生回路２は１０ＭＨｚのク
ロック信号が入力するクロック入力端子７とここに接続
されたカウンタ８とから成る。クロック入力端子７はカ
ウンタ８の入力端子に接続されていると共に、ＡＤＣ８
のクロック入力端子ＣＬＫに接続されている。カウンタ
８の１／８分周出力端子Ｃ2 はクロック入力端子７のク
ロックの周期の８倍の周期を有する方形波パルス列を出
力する。この出力端子Ｃ2 のクロックの周波数は１０／
８ＭＨｚである。カウンタ８の出力端子Ｃ0 、Ｃ1 は１
／２分周出力端子及び１／４分周出力端子である。
ロック信号が入力するクロック入力端子７とここに接続
されたカウンタ８とから成る。クロック入力端子７はカ
ウンタ８の入力端子に接続されていると共に、ＡＤＣ８
のクロック入力端子ＣＬＫに接続されている。カウンタ
８の１／８分周出力端子Ｃ2 はクロック入力端子７のク
ロックの周期の８倍の周期を有する方形波パルス列を出
力する。この出力端子Ｃ2 のクロックの周波数は１０／
８ＭＨｚである。カウンタ８の出力端子Ｃ0 、Ｃ1 は１
／２分周出力端子及び１／４分周出力端子である。
【００１０】三角波発生回路３は、直列コンデンサ９と
ＲＣフィルタを形成するための抵抗１０とコンデンサ１
１とから成り、図２の（Ｂ）に示す周期Ｔの三角波を発
生し、重畳回路４に供給する。なお、三角波の周期Ｔは
クロック入力端子７のクロック即ちＡＤＣ５のサンプリ
ングクロックの周期の８倍である。三角波の振幅はＡＤ
Ｃ５の１ビットに対応するアナログ信号の電圧範囲と同
等又はこれよりも大きく決定されている。
ＲＣフィルタを形成するための抵抗１０とコンデンサ１
１とから成り、図２の（Ｂ）に示す周期Ｔの三角波を発
生し、重畳回路４に供給する。なお、三角波の周期Ｔは
クロック入力端子７のクロック即ちＡＤＣ５のサンプリ
ングクロックの周期の８倍である。三角波の振幅はＡＤ
Ｃ５の１ビットに対応するアナログ信号の電圧範囲と同
等又はこれよりも大きく決定されている。
【００１１】重畳回路４は抵抗１２、１３、１４とオペ
アンプ１５とから成り、図２の（Ａ）に示すアナログ入
力信号と図２の（Ｂ）に示す三角波とを加算して図２の
（Ｃ）に示す重畳信号を形成する。なお、オペアンプ１
５の非反転入力端子はグランドに接続され、反転入力端
子は抵抗１２を介してアナログ入力端子１に接続されて
いると共に、抵抗１３を介して三角波発生回路３に接続
され、出力端子はＡＤＣ５の入力端子ＩＮに接続されて
いる。
アンプ１５とから成り、図２の（Ａ）に示すアナログ入
力信号と図２の（Ｂ）に示す三角波とを加算して図２の
（Ｃ）に示す重畳信号を形成する。なお、オペアンプ１
５の非反転入力端子はグランドに接続され、反転入力端
子は抵抗１２を介してアナログ入力端子１に接続されて
いると共に、抵抗１３を介して三角波発生回路３に接続
され、出力端子はＡＤＣ５の入力端子ＩＮに接続されて
いる。
【００１２】フラッシュ形ＡＤＣ５は市販の周知の８ビ
ットの超高速ＡＤＣであり、図２の（Ｃ）の重畳信号を
１０ＭＨｚのサンプリング周波数でＡＤ変換する。図２
の（Ｃ）のＤ1 、Ｄ2 、Ｄ3 、Ｄ4 はサンプリング時点
のデータを示し、周期τで得られている。この実施例で
は三角波Ｆc （ｔ）がサンプリング周期τの８倍の周期
Ｔで発生するので、三角波の１周期Ｔ中に８個のデータ
が得られ、１／２周期中に４個のデータが得られる。
ットの超高速ＡＤＣであり、図２の（Ｃ）の重畳信号を
１０ＭＨｚのサンプリング周波数でＡＤ変換する。図２
の（Ｃ）のＤ1 、Ｄ2 、Ｄ3 、Ｄ4 はサンプリング時点
のデータを示し、周期τで得られている。この実施例で
は三角波Ｆc （ｔ）がサンプリング周期τの８倍の周期
Ｔで発生するので、三角波の１周期Ｔ中に８個のデータ
が得られ、１／２周期中に４個のデータが得られる。
【００１３】平均化回路６は、４つのメモリＭ1 、Ｍ2
、Ｍ3 、Ｍ4 と、３つの全加算器１６、１７、１８と
ラッチ回路１９と、デコーダ２０と、遅延回路２１とか
ら成り、出力ライン２２に１０ビットのデータを送出す
る。なお、ＡＤＣ５及びメモリＭ1 〜Ｍ4 は８ビットの
並列出力、２つの全加算器１６、１７は９ビットの並列
出力、全加算器１８及びラッチ回路１９は１０ビットの
並列出力、デコーダ２０は４ビットの並列出力を発生す
るが、図示を簡略化するために１本のラインで示されて
いる。
、Ｍ3 、Ｍ4 と、３つの全加算器１６、１７、１８と
ラッチ回路１９と、デコーダ２０と、遅延回路２１とか
ら成り、出力ライン２２に１０ビットのデータを送出す
る。なお、ＡＤＣ５及びメモリＭ1 〜Ｍ4 は８ビットの
並列出力、２つの全加算器１６、１７は９ビットの並列
出力、全加算器１８及びラッチ回路１９は１０ビットの
並列出力、デコーダ２０は４ビットの並列出力を発生す
るが、図示を簡略化するために１本のラインで示されて
いる。
【００１４】平均化回路６の構成を更に詳しく説明する
と、４つのメモリＭ1 〜Ｍ4 の入力端子はＡＤＣ５に夫
々接続されている。デコーダ２０はカウンタ８の１／２
分周出力端子Ｃ1 と、１／４分周出力端子Ｃ2 に接続さ
れ、４つのメモリＭ1 〜Ｍ4及びラッチ回路１９のスト
ア制御信号を形成する。デコーダ２０は図３の（Ｂ）の
ｔ1 、ｔ5 時点で第１のメモリＭ1 にデータＤ1 、Ｄ5
をストアし、ｔ2 、ｔ6 で第２のメモリＭ2 にデータＤ
2 、Ｄ6 をストアし、ｔ3 、ｔ7 で第３のメモリＭ3 に
データＤ3 、Ｄ7 をストアし、ｔ4 、ｔ8 で第４のメモ
リＭ4 にデータＤ4 、Ｄ8 をストアするようにメモリＭ
1 〜Ｍ4 のストア（書き込み）制御端子を制御する。ま
た、デコーダ２０はｔ4 、ｔ8 を微小遅延回路２１で遅
延したタイミングでラッチ回路１９にラッチ制御信号を
与える。第１の全加算器１６は、第１のメモリＭ1 の８
ビットと第２のメモリＭ2 の８ビットとをビット毎に加
算して９ビットの出力を発生する。第２の全加算器１７
は第３のメモリＭ3 の８ビットと第４のメモリＭ4 の８
ビットとをビット毎に加算して９ビットの出力を発生す
る。第３の全加算器１８は第１及び第２の全加算器１
６、１７の９ビットの出力をビット毎に加算して１０ビ
ットの出力を発生する。ラッチ回路１９は第３の全加算
器１８の出力を図３の（Ｂ）のｔ4 、ｔ8 を遅延したタ
イミングでラッチして１０ビット出力を送出する。
と、４つのメモリＭ1 〜Ｍ4 の入力端子はＡＤＣ５に夫
々接続されている。デコーダ２０はカウンタ８の１／２
分周出力端子Ｃ1 と、１／４分周出力端子Ｃ2 に接続さ
れ、４つのメモリＭ1 〜Ｍ4及びラッチ回路１９のスト
ア制御信号を形成する。デコーダ２０は図３の（Ｂ）の
ｔ1 、ｔ5 時点で第１のメモリＭ1 にデータＤ1 、Ｄ5
をストアし、ｔ2 、ｔ6 で第２のメモリＭ2 にデータＤ
2 、Ｄ6 をストアし、ｔ3 、ｔ7 で第３のメモリＭ3 に
データＤ3 、Ｄ7 をストアし、ｔ4 、ｔ8 で第４のメモ
リＭ4 にデータＤ4 、Ｄ8 をストアするようにメモリＭ
1 〜Ｍ4 のストア（書き込み）制御端子を制御する。ま
た、デコーダ２０はｔ4 、ｔ8 を微小遅延回路２１で遅
延したタイミングでラッチ回路１９にラッチ制御信号を
与える。第１の全加算器１６は、第１のメモリＭ1 の８
ビットと第２のメモリＭ2 の８ビットとをビット毎に加
算して９ビットの出力を発生する。第２の全加算器１７
は第３のメモリＭ3 の８ビットと第４のメモリＭ4 の８
ビットとをビット毎に加算して９ビットの出力を発生す
る。第３の全加算器１８は第１及び第２の全加算器１
６、１７の９ビットの出力をビット毎に加算して１０ビ
ットの出力を発生する。ラッチ回路１９は第３の全加算
器１８の出力を図３の（Ｂ）のｔ4 、ｔ8 を遅延したタ
イミングでラッチして１０ビット出力を送出する。
【００１５】次に、図３を参照してビット数増加（分解
能向上）の原理を説明する。理解を容易にするために時
間と共に変化しない水平の直線で示す図３の（Ａ）のア
ナログ入力信号Ｘ＋Δｘが入力端子１に供給され、も
し、これをフラッシュ形ＡＤＣ５のみでＡＤ変換したと
すれば、アナログ値がＸ＋Δｘであるに拘らずアナログ
値Ｘに対応する８ビットデータを出力する。即ちＡＤＣ
５は、アナログ値Ｘを中心にしてＸ−αからｘ＋αの１
ビットに対応するアナログ信号範囲で入力が変化しても
異なる出力データを送出せず、同一の値を送出するの
で、Δｘの情報を出力することができず、分解能は低
い。一方、本発明に従って入力信号にＡＤＣ５の１ビッ
ト対応するアナログ信号の範囲（２α）以上（好ましく
は２α〜４αの範囲、より好ましくは２αよりも少し大
きい値）の振幅を有する三角波電圧を重畳してＡＤＣ５
でＡＤ変換すると、三角波がＸに対応する範囲を越えて
Ｘ＋１とＸ−１の領域の一方又は両方に位置する。三角
波の１／２周期においてＸ−１の領域とＸの領域とＸ＋
１の領域とに属するデータの数を数え、これ等の割合を
求めると、実際のアナログ入力信号Ｘ＋ΔｘのＸの領域
の中心値からのずれ値Δｘを知ることができる。図３の
（Ｂ）では三角波の正の傾きを有して直線的に増大する
半周期区間における４つのデータＤ1 〜Ｄ4 の内の３つ
のデータＤ1 、Ｄ2、Ｄ3 がＸの領域に属し、１つのデ
ータＤ4 がＸ＋１の領域に属する。この数の割合３：１
によってアナログ入力信号の入力レベルがＸからどの程
度ずれているかを知ることができる。平均化回路６は上
記の原理に基づいて１／２周期の平均値を求める。図３
の（Ｂ）の場合にはＤ1 、Ｄ2 、Ｄ3 が夫々Ｘ、Ｄ4 が
Ｘ＋１であるので、平均値は次式で求められる。 Ｄ1 ＋Ｄ2 ＋Ｄ3 ＋Ｄ4 ＝３Ｘ＋（Ｘ＋１）＝４Ｘ＋１ なお、数学的に平均値を求める場合にはデータ数の総和
即ち４で加算出力値を割る必要があるが、電気回路的に
は割り算をしなくても同等の情報を得ることができる。
Δｘに対応して増大するビットは全加算器１６、１７、
１８における桁上げによって得られる。
能向上）の原理を説明する。理解を容易にするために時
間と共に変化しない水平の直線で示す図３の（Ａ）のア
ナログ入力信号Ｘ＋Δｘが入力端子１に供給され、も
し、これをフラッシュ形ＡＤＣ５のみでＡＤ変換したと
すれば、アナログ値がＸ＋Δｘであるに拘らずアナログ
値Ｘに対応する８ビットデータを出力する。即ちＡＤＣ
５は、アナログ値Ｘを中心にしてＸ−αからｘ＋αの１
ビットに対応するアナログ信号範囲で入力が変化しても
異なる出力データを送出せず、同一の値を送出するの
で、Δｘの情報を出力することができず、分解能は低
い。一方、本発明に従って入力信号にＡＤＣ５の１ビッ
ト対応するアナログ信号の範囲（２α）以上（好ましく
は２α〜４αの範囲、より好ましくは２αよりも少し大
きい値）の振幅を有する三角波電圧を重畳してＡＤＣ５
でＡＤ変換すると、三角波がＸに対応する範囲を越えて
Ｘ＋１とＸ−１の領域の一方又は両方に位置する。三角
波の１／２周期においてＸ−１の領域とＸの領域とＸ＋
１の領域とに属するデータの数を数え、これ等の割合を
求めると、実際のアナログ入力信号Ｘ＋ΔｘのＸの領域
の中心値からのずれ値Δｘを知ることができる。図３の
（Ｂ）では三角波の正の傾きを有して直線的に増大する
半周期区間における４つのデータＤ1 〜Ｄ4 の内の３つ
のデータＤ1 、Ｄ2、Ｄ3 がＸの領域に属し、１つのデ
ータＤ4 がＸ＋１の領域に属する。この数の割合３：１
によってアナログ入力信号の入力レベルがＸからどの程
度ずれているかを知ることができる。平均化回路６は上
記の原理に基づいて１／２周期の平均値を求める。図３
の（Ｂ）の場合にはＤ1 、Ｄ2 、Ｄ3 が夫々Ｘ、Ｄ4 が
Ｘ＋１であるので、平均値は次式で求められる。 Ｄ1 ＋Ｄ2 ＋Ｄ3 ＋Ｄ4 ＝３Ｘ＋（Ｘ＋１）＝４Ｘ＋１ なお、数学的に平均値を求める場合にはデータ数の総和
即ち４で加算出力値を割る必要があるが、電気回路的に
は割り算をしなくても同等の情報を得ることができる。
Δｘに対応して増大するビットは全加算器１６、１７、
１８における桁上げによって得られる。
【００１６】図３の（Ｂ）の重畳信号の負の傾きの半周
期のデータＤ5 、Ｄ6 、Ｄ7 、Ｄ8も正の傾きの半周期
のデータＤ1 、Ｄ2 、Ｄ3 、Ｄ4 と同一の情報を含んで
いるので、これ等を加算することによって平均値が得ら
れ、これにより高分解能出力（高ビット出力）を同様に
得ることができる。
期のデータＤ5 、Ｄ6 、Ｄ7 、Ｄ8も正の傾きの半周期
のデータＤ1 、Ｄ2 、Ｄ3 、Ｄ4 と同一の情報を含んで
いるので、これ等を加算することによって平均値が得ら
れ、これにより高分解能出力（高ビット出力）を同様に
得ることができる。
【００１７】なお、メモリＭ1 〜Ｍ4 の代りに８個のメ
モリを設け、図３の（Ｂ）に示すデータＤ1 〜Ｄ8 を夫
々ストアし、これ等の出力を４つの全加算器に入力さ
せ、次に４つの全加算器の出力を２つの全加算器に入力
させ、２つの全加算器の出力を１つの全加算器に入力さ
せ、全部で７個の全加算器によって図１と同様に加算出
力を得てｔ8 の遅延信号によって加算出力（平均値を示
す出力）をラッチして１１ビットの出力を得ることも可
能である。また、三角波の正の傾きの区間及び負の傾き
の区間のサンプリング回数を４回とは異なる複数回とす
ることも可能である。例えば半周期（Ｔ／２）で８回サ
ンプリングすると、１１ビットの出力を得ることができ
る。
モリを設け、図３の（Ｂ）に示すデータＤ1 〜Ｄ8 を夫
々ストアし、これ等の出力を４つの全加算器に入力さ
せ、次に４つの全加算器の出力を２つの全加算器に入力
させ、２つの全加算器の出力を１つの全加算器に入力さ
せ、全部で７個の全加算器によって図１と同様に加算出
力を得てｔ8 の遅延信号によって加算出力（平均値を示
す出力）をラッチして１１ビットの出力を得ることも可
能である。また、三角波の正の傾きの区間及び負の傾き
の区間のサンプリング回数を４回とは異なる複数回とす
ることも可能である。例えば半周期（Ｔ／２）で８回サ
ンプリングすると、１１ビットの出力を得ることができ
る。
【００１８】図４は本発明に従う重畳回路４及び平均化
回路６等を設けないでＡＤＣ５のみでＡＤ変換した８ビ
ットの出力を１２ビットのＤＡ変換器でアナログ信号に
復元した波形を示す。この波形から明らかなように従来
方式では階段が高く、分解能の悪い波形になる。一方、
図１の装置の出力を１２ビットのＤＡ変換器でアナログ
信号に変換した波形は図５になり、分解能が大幅に改善
される。フラッシュ形ＡＤＣ５のビット数を増やせば勿
論分解能が高くなるが、既に説明したようにコンパレー
タの数が増大し、コスト高になる。これに対して本実施
例ではコンパレータを追加せずに市販の比較的低コスト
のＡＤＣ５を利用して高分解能化（高ビット化）を達成
することができる。なお、図１のＡＤＣ５以外の回路部
分は比較的簡単な回路であり、且つＩＣ化し易い回路で
あるので、これを付加することによるコストの上昇は少
ない。
回路６等を設けないでＡＤＣ５のみでＡＤ変換した８ビ
ットの出力を１２ビットのＤＡ変換器でアナログ信号に
復元した波形を示す。この波形から明らかなように従来
方式では階段が高く、分解能の悪い波形になる。一方、
図１の装置の出力を１２ビットのＤＡ変換器でアナログ
信号に変換した波形は図５になり、分解能が大幅に改善
される。フラッシュ形ＡＤＣ５のビット数を増やせば勿
論分解能が高くなるが、既に説明したようにコンパレー
タの数が増大し、コスト高になる。これに対して本実施
例ではコンパレータを追加せずに市販の比較的低コスト
のＡＤＣ５を利用して高分解能化（高ビット化）を達成
することができる。なお、図１のＡＤＣ５以外の回路部
分は比較的簡単な回路であり、且つＩＣ化し易い回路で
あるので、これを付加することによるコストの上昇は少
ない。
【００１９】この実施例ではデータＤ1 〜Ｄ4 又はＤ5
〜Ｄ8 を加算して平均値を求めるので、変換時間はＴ／
２になり、ＡＤＣ５の単位変換時間τの４倍の時間にな
る。しかし、１００Ｍサンプル／sec 程度の８ビットフ
ラッシュ形ＡＤＣを得ることができるので、ラッチ回路
１９の出力段に１２．５Ｍサンプル／sec 程度の速度で
データを出力することが可能であり、実用上殆んど問題
がない。
〜Ｄ8 を加算して平均値を求めるので、変換時間はＴ／
２になり、ＡＤＣ５の単位変換時間τの４倍の時間にな
る。しかし、１００Ｍサンプル／sec 程度の８ビットフ
ラッシュ形ＡＤＣを得ることができるので、ラッチ回路
１９の出力段に１２．５Ｍサンプル／sec 程度の速度で
データを出力することが可能であり、実用上殆んど問題
がない。
【００２０】本実施例はＡＤＣ５の出力の平均値を求め
る方式であるので、ＡＤＣ５の各サンプルに含まれるノ
イズの平均化（打ち消し）効果も得ることができる。
る方式であるので、ＡＤＣ５の各サンプルに含まれるノ
イズの平均化（打ち消し）効果も得ることができる。
【００２１】入力信号に加算する波形は三角波に限るこ
となく、図６に示すようなのこぎり波であってもよい。
この場合にはのこぎり波の１周期Ｔの区間のＡＤＣの出
力データＤ1 〜Ｄ8 を加算して平均値を得る。また、三
角波又はのこぎり波に類似する種々の周期性を有する信
号をアナログ入力信号に重畳してＡＤ変換することがで
きる。また、三角波又はのこぎり波をディジタル信号に
基づいて階段波状に形成して重畳回路４に加えることが
できる。
となく、図６に示すようなのこぎり波であってもよい。
この場合にはのこぎり波の１周期Ｔの区間のＡＤＣの出
力データＤ1 〜Ｄ8 を加算して平均値を得る。また、三
角波又はのこぎり波に類似する種々の周期性を有する信
号をアナログ入力信号に重畳してＡＤ変換することがで
きる。また、三角波又はのこぎり波をディジタル信号に
基づいて階段波状に形成して重畳回路４に加えることが
できる。
【図１】本発明の実施例に係わるアナログ・ディジタル
変換装置を示すブロック図である。
変換装置を示すブロック図である。
【図２】図１の各部の状態を示す波形図である。
【図３】図１の装置によるＡＤ変換の原理を説明するた
めの波形図である。
めの波形図である。
【図４】従来のＡＤ変換器の出力をＤＡ変換した波形図
である。
である。
【図５】実施例のＡＤ変換出力をＤＡ変換した波形図で
ある。
ある。
【図６】のこぎり波を示す波形図である。
３ 三角波発生回路 ４ 重畳回路 ５ フラッシュ形ＡＤＣ ６ 平均化回路
Claims (3)
- 【請求項１】 所定ビット数のアナログ・ディジタル変
換器と、 アナログ信号入力端子と、 前記アナログ・ディジタル変換器におけるサンプリング
周期よりも長い周期を有して変化する周期性信号を発生
する周期性信号発生手段と、 前記アナログ信号入力端子のアナログ入力信号に前記周
期性信号発生手段の周期性信号を重畳した信号を形成
し、この信号を前記アナログ・ディジタル変換器に供給
する信号重畳手段と、 前記アナログ・ディジタル変換器の出力を所定周期を有
して平均化し、且つビット数を増大させる平均化手段と
を備えたアナログ・ディジタル変換装置。 - 【請求項２】 前記周期性信号は三角波又はのこぎり波
である請求項１記載のアナログ・ディジタル変換装置。 - 【請求項３】 前記平均化手段は、前記アナログ・ディ
ジタル変換器の出力を一定周期で加算する加算回路であ
る請求項１又は２記載のアナログ・ディジタル変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10206092A JPH05276042A (ja) | 1992-03-27 | 1992-03-27 | アナログ・ディジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10206092A JPH05276042A (ja) | 1992-03-27 | 1992-03-27 | アナログ・ディジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276042A true JPH05276042A (ja) | 1993-10-22 |
Family
ID=14317230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10206092A Pending JPH05276042A (ja) | 1992-03-27 | 1992-03-27 | アナログ・ディジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276042A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016017777A (ja) * | 2014-07-04 | 2016-02-01 | 日本無線株式会社 | Ａ／ｄ変換装置およびａ／ｄ変換方法 |
| WO2016046356A1 (de) * | 2014-09-26 | 2016-03-31 | Continental Teves Ag & Co. Ohg | Vorrichtung zum digitalisieren eines analogen signals |
| DE102016204417A1 (de) * | 2016-03-17 | 2017-09-21 | Continental Teves Ag & Co. Ohg | Vorrichtung zum Messen einer Messgröße |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048622A (ja) * | 1983-08-29 | 1985-03-16 | Shimadzu Corp | Ａ／ｄ変換装置 |
| JPS6064525A (ja) * | 1983-07-29 | 1985-04-13 | ア−ル・アラン・ベルチヤ− | Ａ−ｄ変換及びｄ−ａ変換方法及び装置 |
| JPH0590964A (ja) * | 1991-09-27 | 1993-04-09 | Tdk Corp | Ａ／ｄ変換装置 |
-
1992
- 1992-03-27 JP JP10206092A patent/JPH05276042A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN106716844A (zh) * | 2014-09-26 | 2017-05-24 | 大陆-特韦斯股份有限公司 | 用于使模拟信号数字化的设备 |
| US10027337B2 (en) | 2014-09-26 | 2018-07-17 | Continental Teves Ag & Co. Ohg | Device for digitizing an analogue signal |
| DE102016204417A1 (de) * | 2016-03-17 | 2017-09-21 | Continental Teves Ag & Co. Ohg | Vorrichtung zum Messen einer Messgröße |
| CN108885121A (zh) * | 2016-03-17 | 2018-11-23 | 大陆-特韦斯股份有限公司 | 用于对测量变量进行测量的装置 |
| US10690518B2 (en) | 2016-03-17 | 2020-06-23 | Continental Teves Ag & Co. Ohg | Device for measuring a measurement variable |
| CN108885121B (zh) * | 2016-03-17 | 2021-08-17 | 大陆-特韦斯股份有限公司 | 用于对测量变量进行测量的装置 |
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