JPH0769823B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0769823B2 JPH0769823B2 JP62057067A JP5706787A JPH0769823B2 JP H0769823 B2 JPH0769823 B2 JP H0769823B2 JP 62057067 A JP62057067 A JP 62057067A JP 5706787 A JP5706787 A JP 5706787A JP H0769823 B2 JPH0769823 B2 JP H0769823B2
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- Japan
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- Expired - Lifetime
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- 230000010365 information processing Effects 0.000 title description 7
- 238000012790 confirmation Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に情報の記憶部への格
納動作を制御する情報処理装置に関する。
納動作を制御する情報処理装置に関する。
従来技術 従来、この種の情報処理装置は、情報を記憶する記憶部
と、この記憶部から取出された情報の演算を実行する演
算実行部と、命令を解読する命令解読部と、この命令解
読部での解読結果にもとづいて記憶部および演算実行部
に対する動作に必要な制御信号およびアドレス情報を生
成する命令処理制御部とを備えている。
と、この記憶部から取出された情報の演算を実行する演
算実行部と、命令を解読する命令解読部と、この命令解
読部での解読結果にもとづいて記憶部および演算実行部
に対する動作に必要な制御信号およびアドレス情報を生
成する命令処理制御部とを備えている。
このような情報処理装置において、第２図に示すプログ
ラムで処理を行うとき、従来は以下のような動作で行わ
れている。
ラムで処理を行うとき、従来は以下のような動作で行わ
れている。
第２図および第３図を参照すると、２つのロード（Loa
d）命令で被演算データが記憶部から読出され、演算実
行部にあるレジスタS10およびS11にセットされる。その
確定時点で乗算S10＊S11の演算（Mul）が開始され、こ
の演算に必要な時間経過後、この演算結果がレジスタS1
2にセットされる。次に、このレジスタS12へのセット確
定を待って、この演算結果の格納（Store）命令が実行
され、その後インデックスレジスタS0およびS1の更新命
令が実行されループ１回分の処理を完了する。
d）命令で被演算データが記憶部から読出され、演算実
行部にあるレジスタS10およびS11にセットされる。その
確定時点で乗算S10＊S11の演算（Mul）が開始され、こ
の演算に必要な時間経過後、この演算結果がレジスタS1
2にセットされる。次に、このレジスタS12へのセット確
定を待って、この演算結果の格納（Store）命令が実行
され、その後インデックスレジスタS0およびS1の更新命
令が実行されループ１回分の処理を完了する。
このような動作において、演算実行部による演算結果の
記憶部への格納の際に、該格納（Store）命令実行時に
格納されるべき演算結果が未確定の場合に、該演算結果
が確定するまで対応する格納（Store）命令の実行を命
令制御部で待たせるよう制御している。このため、この
格納（Store）命令の次に実行すべき命令、例えば加算
（Add）命令が、先行する格納（Store）命令と無関係に
直ちに実行できる命令であるとしても、当該格納（Stor
e）命令が実行に移されるまで実行できない。従って、
格納（Store）命令で格納されるべき演算結果を演算す
る命令の実行時間が長い場合には、命令処理効率を著し
く悪化させるという欠点がある。
記憶部への格納の際に、該格納（Store）命令実行時に
格納されるべき演算結果が未確定の場合に、該演算結果
が確定するまで対応する格納（Store）命令の実行を命
令制御部で待たせるよう制御している。このため、この
格納（Store）命令の次に実行すべき命令、例えば加算
（Add）命令が、先行する格納（Store）命令と無関係に
直ちに実行できる命令であるとしても、当該格納（Stor
e）命令が実行に移されるまで実行できない。従って、
格納（Store）命令で格納されるべき演算結果を演算す
る命令の実行時間が長い場合には、命令処理効率を著し
く悪化させるという欠点がある。
発明の目的 本発明の目的は、演算結果確定待ちを命令制御部で行わ
ず後続の命令を実行させることによりシステム全体とし
ての処理の高速化を実現した情報処理装置を提供するこ
とにある。
ず後続の命令を実行させることによりシステム全体とし
ての処理の高速化を実現した情報処理装置を提供するこ
とにある。
発明の構成 本発明の情報処理装置は、演算結果を記憶部へ格納する
際未確定の演算結果格納処理に必要なアドレスおよび制
御情報を保持する保持手段と、この保持手段に保持され
ている前記アドレスおよび制御情報に対応する演算結果
の確定を検出する検出手段と、この検出手段からの検出
結果に応答して、確定済演算結果に対応する演算結果格
納アドレスおよび制御情報を前記保持手段から前記記憶
部に、対応する演算結果とともに送出する手段とを含む
ことを特徴としている。
際未確定の演算結果格納処理に必要なアドレスおよび制
御情報を保持する保持手段と、この保持手段に保持され
ている前記アドレスおよび制御情報に対応する演算結果
の確定を検出する検出手段と、この検出手段からの検出
結果に応答して、確定済演算結果に対応する演算結果格
納アドレスおよび制御情報を前記保持手段から前記記憶
部に、対応する演算結果とともに送出する手段とを含む
ことを特徴としている。
実施例 次に、本発明について図面を参照して説明する。
第１図を参照すると、本発明に適用されるシステムは、
命令、被演算データ、演算結果データ等の情報を格納す
る記憶部１と、演算実行部２と、この記憶部１から読出
された命令を解読し、解読結果である制御情報およびア
ドレスを記憶部１および演算実行部２に送出する命令制
御部３とを備えている。
命令、被演算データ、演算結果データ等の情報を格納す
る記憶部１と、演算実行部２と、この記憶部１から読出
された命令を解読し、解読結果である制御情報およびア
ドレスを記憶部１および演算実行部２に送出する命令制
御部３とを備えている。
演算実行部２は演算に必要なデータを一時格納したり、
演算途中結果を格納する作業エリアとして使用する複数
の、例えばS0〜S127で示す128個のレジスタ群21と、加
減乗除，論理およびシフト等の演算を実行する演算器群
22とを備え、命令制御部３からの指示により記憶部１か
ら被演算データを読出し、レジスタ群21にセットして演
算を実行し、演算結果をレジスタ群21を介して記憶部１
に送出する。
演算途中結果を格納する作業エリアとして使用する複数
の、例えばS0〜S127で示す128個のレジスタ群21と、加
減乗除，論理およびシフト等の演算を実行する演算器群
22とを備え、命令制御部３からの指示により記憶部１か
ら被演算データを読出し、レジスタ群21にセットして演
算を実行し、演算結果をレジスタ群21を介して記憶部１
に送出する。
命令制御部３は記憶部１から読出された命令にもとづい
て記憶部１をアクセスするためのアドレスを生成するア
ドレス生成部７および記憶部１から読出された命令を解
読し制御情報を生成する命令解読部４を有する。本発明
の特徴の１つは命令制御部が演算命令制御部５と記憶部
アクセス命令制御部６とに分かれていることである。
て記憶部１をアクセスするためのアドレスを生成するア
ドレス生成部７および記憶部１から読出された命令を解
読し制御情報を生成する命令解読部４を有する。本発明
の特徴の１つは命令制御部が演算命令制御部５と記憶部
アクセス命令制御部６とに分かれていることである。
演算命令制御部５は命令解読部４からの制御情報で演算
に必要なデータを演算実行部２内のレジスタ群21から読
出して演算器群22に送出したり、演算器群22に対し演算
起動の指示を出し、該演算の実行状態を監視し演算結果
確定の情報を他機能部へ送出する。記憶部アクセス命令
制御部６は命令解読部４からの制御情報をもとに、特に
記憶部１をアクセスする命令関係の制御情報を送出す
る。
に必要なデータを演算実行部２内のレジスタ群21から読
出して演算器群22に送出したり、演算器群22に対し演算
起動の指示を出し、該演算の実行状態を監視し演算結果
確定の情報を他機能部へ送出する。記憶部アクセス命令
制御部６は命令解読部４からの制御情報をもとに、特に
記憶部１をアクセスする命令関係の制御情報を送出す
る。
本発明の他の１つの特徴は、ストアコントロールスタッ
ク８を有することである。このストアコントロールスタ
ック８は、ある演算の結果を記憶部１へ格納する命令毎
に必要な制御情報およびアドレス情報を一時記憶するた
めのレジスタ群81と、演算命令制御部５からの演算結果
確定情報を参照して演算結果格納命令が格納対象として
いる演算結果が未確定の場合に該演算結果が確定するま
で該格納命令が必要としている制御情報およびアドレス
情報を一時記憶しておき、演算命令制御部５で該当演算
が完了し、演算結果が確定したことが検出されると、そ
れに対応する格納命令に必要な情報を制御アドレス情報
一時記憶レジスタ群から選択して該演算結果データにあ
わせて記憶部１へ送出するセレクタ82とを有する。
ク８を有することである。このストアコントロールスタ
ック８は、ある演算の結果を記憶部１へ格納する命令毎
に必要な制御情報およびアドレス情報を一時記憶するた
めのレジスタ群81と、演算命令制御部５からの演算結果
確定情報を参照して演算結果格納命令が格納対象として
いる演算結果が未確定の場合に該演算結果が確定するま
で該格納命令が必要としている制御情報およびアドレス
情報を一時記憶しておき、演算命令制御部５で該当演算
が完了し、演算結果が確定したことが検出されると、そ
れに対応する格納命令に必要な情報を制御アドレス情報
一時記憶レジスタ群から選択して該演算結果データにあ
わせて記憶部１へ送出するセレクタ82とを有する。
次に従来技術の説明で使用した第２図の例を用いて本発
明の一実施例の動作について第４図を参照して説明す
る。
明の一実施例の動作について第４図を参照して説明す
る。
第１図，第２図および第４図を参照すると、第１回ルー
プ動作（Loop1）の２つのロード（Load）命令により演
算実行部２内にあるレジスタS10およびS11に被演算デー
タがセットされる。時刻５に両データのレジスタS10お
よびS11に対するセットが確定し、レジスタS10およびS1
1の内容を乗算しレジスタS12に格納する演算が開始され
る。
プ動作（Loop1）の２つのロード（Load）命令により演
算実行部２内にあるレジスタS10およびS11に被演算デー
タがセットされる。時刻５に両データのレジスタS10お
よびS11に対するセットが確定し、レジスタS10およびS1
1の内容を乗算しレジスタS12に格納する演算が開始され
る。
次に格納（Store）命令が与えられた時刻６では格納す
べき演算結果のレジスタS12へのセットが確定していな
いため、この時点が格納動作を開始するのではなく、該
格納動作に必要な制御情報およびアドレス情報をストア
コントロールスタック８のレジスタ群81にあるスタック
＃０（SCC＃０）に登録しておく。
べき演算結果のレジスタS12へのセットが確定していな
いため、この時点が格納動作を開始するのではなく、該
格納動作に必要な制御情報およびアドレス情報をストア
コントロールスタック８のレジスタ群81にあるスタック
＃０（SCC＃０）に登録しておく。
時刻７以降あたかもストア（Store）命令が実行された
場合のように待ち合せなしで後続の加算（Add），乗算
（Mul），および分岐（Jump）の各命令が順次実行さ
れ、さらに第２回ループ動作（Loop2）に入ってロード
（Load），ロード（Load）の各命令処理が進められて行
く。時刻18で第１回ループ動作（Loop1）の乗算命令（M
ul S12←S10＊S11）の実行完了が演算命令制御部５で検
出されると、時刻６でレジスタ群81にあるSCS＃０に一
時記憶しておいた演算結果格納に必要な制御情報および
アドレス情報がSCS＃０から取出され、演算結果ととも
に記憶部１へ送出される。第２回ループ動作（Loop2）
以降も同様の動作がなされる。
場合のように待ち合せなしで後続の加算（Add），乗算
（Mul），および分岐（Jump）の各命令が順次実行さ
れ、さらに第２回ループ動作（Loop2）に入ってロード
（Load），ロード（Load）の各命令処理が進められて行
く。時刻18で第１回ループ動作（Loop1）の乗算命令（M
ul S12←S10＊S11）の実行完了が演算命令制御部５で検
出されると、時刻６でレジスタ群81にあるSCS＃０に一
時記憶しておいた演算結果格納に必要な制御情報および
アドレス情報がSCS＃０から取出され、演算結果ととも
に記憶部１へ送出される。第２回ループ動作（Loop2）
以降も同様の動作がなされる。
また、ある演算結果格納動作のための制御情報およびア
ドレス情報がストアコントロールスタック８から出ない
間に次の演算結果格納命令が来て同様に対応する演算が
確定していない場合には、前述した動作と同様にして、
ストアコントロールスタック８内のレジスタ群81の別の
レジスタに該格納命令の制御情報およびアドレス情報を
一時記憶するように動作する。
ドレス情報がストアコントロールスタック８から出ない
間に次の演算結果格納命令が来て同様に対応する演算が
確定していない場合には、前述した動作と同様にして、
ストアコントロールスタック８内のレジスタ群81の別の
レジスタに該格納命令の制御情報およびアドレス情報を
一時記憶するように動作する。
このようにしてストアコントロールスタック８に次々と
情報を格納していくと、レジスタ群81が一杯になる状況
が発生する可能性があるが、一定時間経過すると該当演
算結果が確定してレジスタ群81が開放されるために、演
算器群22の実行時間を考慮したある適当なレジスタ数を
設定すると、レジスタ群81が一杯で処理が止るという状
況は避けることができることになる。
情報を格納していくと、レジスタ群81が一杯になる状況
が発生する可能性があるが、一定時間経過すると該当演
算結果が確定してレジスタ群81が開放されるために、演
算器群22の実行時間を考慮したある適当なレジスタ数を
設定すると、レジスタ群81が一杯で処理が止るという状
況は避けることができることになる。
発明の効果 以上説明したように本発明によれば、演算結果を後続の
命令で記憶部へ格納する際、該演算の実行時間が長く、
格納命令を実行するタイミングで演算結果が確定しない
場合、該演算結果格納命令を命令制御部で待たせるので
はなく、該格納動作に必要なアドレス及び制御情報を演
算結果確定時まで一時記憶させると同時に命令制御部を
開放することにより、後続の命令を実行し、一時記憶し
た格納命令に対応する演算命令の演算結果が確定した時
点で一時記憶していた制御情報をもとに該格納命令を実
行するようにすることにより、命令実行の無駄な待ち合
せを減少させ効率よい処理を実現できるという効果があ
る。
命令で記憶部へ格納する際、該演算の実行時間が長く、
格納命令を実行するタイミングで演算結果が確定しない
場合、該演算結果格納命令を命令制御部で待たせるので
はなく、該格納動作に必要なアドレス及び制御情報を演
算結果確定時まで一時記憶させると同時に命令制御部を
開放することにより、後続の命令を実行し、一時記憶し
た格納命令に対応する演算命令の演算結果が確定した時
点で一時記憶していた制御情報をもとに該格納命令を実
行するようにすることにより、命令実行の無駄な待ち合
せを減少させ効率よい処理を実現できるという効果があ
る。
第１図は本発明の一実施例を含むシステムを示す図、第
２図は演算処理動作制御のためのプログラムの例を示す
図、第３図は従来技術の動作を説明するための図、第４
図は本発明の動作を説明するための図である。 主要部分の符号の説明 １……記憶部 ２……演算実行部 ３……命令制御部 ４……命令解読部 ５……演算命令制御部 ６……記憶部アクセス命令制御部 ７……アドレス生成部 ８……ストアコントロールスタック
２図は演算処理動作制御のためのプログラムの例を示す
図、第３図は従来技術の動作を説明するための図、第４
図は本発明の動作を説明するための図である。 主要部分の符号の説明 １……記憶部 ２……演算実行部 ３……命令制御部 ４……命令解読部 ５……演算命令制御部 ６……記憶部アクセス命令制御部 ７……アドレス生成部 ８……ストアコントロールスタック
Claims (1)
- 【請求項１】演算結果を記憶部へ格納する際、未確定の
演算結果格納処理に必要なアドレスおよび制御情報を保
持する保持手段と、この保持手段に保持されている前記
アドレスおよび制御情報に対応する演算結果の確定を検
出する検出手段と、この検出手段からの検出結果に応答
して、確定済演算結果に対応する演算結果格納アドレス
および制御情報を前記保持手段から前記記憶部に、対応
する演算結果とともに送出する手段とを含むことを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057067A JPH0769823B2 (ja) | 1987-03-12 | 1987-03-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057067A JPH0769823B2 (ja) | 1987-03-12 | 1987-03-12 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63223829A JPS63223829A (ja) | 1988-09-19 |
| JPH0769823B2 true JPH0769823B2 (ja) | 1995-07-31 |
Family
ID=13045100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057067A Expired - Lifetime JPH0769823B2 (ja) | 1987-03-12 | 1987-03-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769823B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02197961A (ja) * | 1989-01-27 | 1990-08-06 | Koufu Nippon Denki Kk | 情報処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420097B2 (ja) * | 1973-12-28 | 1979-07-20 | ||
| JPS52130249A (en) * | 1976-04-26 | 1977-11-01 | Hitachi Ltd | Register write-in system |
-
1987
- 1987-03-12 JP JP62057067A patent/JPH0769823B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63223829A (ja) | 1988-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |