JPH0769846B2 - エラー処理回路の検証装置 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 中央処理装置のエラー処理回路の機能を検査するための
エラー処理回路の検証装置に関し、 テストプログラムのリトライ開始可能なポイントにおい
て複数種類のリトライ方法を選択してリトライを実行し
得るようにすることを目的とし、 中央処理装置が実行中のテストプログラムの処理状態を
逐次検査してその処理タイミングにおいて実行可能なリ
トライ方法をエラー処理検証手段に通知するタイミング
検知手段と、タイミング検出手段から通知された実行可
能なリトライ方法の中から実行すべきリトライ方法を選
択して強制エラー発生手段を起動するとともに中央処理
装置の処理クロックの供給を停止してこの中央処理装置
を停止させ、かつ、強制エラー発生手段によって中央処
理装置がリトライ開始状態にセットされた後にこの中央
処理装置に対するクロックの供給を再開して上記エラー
データを用いた処理を行わせ、さらに、この処理によっ
て中央処理装置から得られた処理結果のデータと予め求
められている期待データとの比較によって前記エラー処
理回路の検証を行うエラー処理検証手段と、エラー処理
検証手段によって選択されたリトライ方法に応じたエラ
ーデータを上記中央処理装置に供給してリトライ開始状
態にセットする強制エラー発生手段とによってエラー処
理回路の検証装置を構成した。

〔産業上の利用分野〕

本発明は、中央処理装置のエラー処理回路の機能を検査
するためのエラー処理回路の検証装置に関する。

〔従来の技術〕

コンピュータシステムにおいては、動作の信頼性を確保
するために中央処理装置における処理に誤りが生じた場
合にこの誤りを修正したり、あるいは処理を停止したり
するためのエラー処理回路が設けられる。

従来、このようなエラー処理回路の機能を検証するため
に、中央処理装置に故意にエラーを発生させてエラー処
理回路を動作させ、中央処理装置から得られた結果をサ
ービスプロセッサなどによって期待した結果と比較する
ことが行われている。

このような目的で中央処理装置にエラーを発生させるた
めの方法として、テストプログラムを走らせながらラン
ダムなタイミングで中央処理装置のクロックを停止さ
せ、サービスプロセッサによってエラーが発生する条件
を設定してからリトライを行わせたり、中央処理装置の
制御用マイクロプログラムを格納している記憶装置のア
ドレスを指定してサービスプロセッサによってエラーが
発生さするような条件でリトライを行わせている。

上記のようなリトライの種類としては、マシンリトラ
イ、チェックポイントリトライおよびマイクロリトライ
などがあり、第５図にこれらリトライの概念を示した。

このマシンリトライは、第５図にマシン命令として示し
た、通常の命令処理に関するリトライであって、マシン
命令の処理を開始した時点からこのマシン命令の実行結
果によってレジスタやメモリ中のオペランドなどのデー
タが更新される直前までの期間に行われるものであり、
この期間においては、リトライを行ってもCPU内部で処
理途中のデータを一時的に記憶するレジスタの内容が破
壊されるだけであるので、このマシン命令の再フェッチ
からリトライを開始することができる。

また、例えば倍精度演算のように長いレングスのデータ
の演算を行う場合には、メモリに格納されている長いレ
ングスのオペランドを例えば８バイトごとに分割して、
“メモリから８バイトデータをフェッチ−演算−８バイ
トデータのメモリへのストア”という３つの動作を繰返
して行なうマイクロルーチンの繰返しによって実行され
るものであり、第５図にこのようなマイクロルーチンを
示した。

この分割されたオペランドを処理するようなマイクロル
ーチンの途中でエラーが発生したときには、このエラー
発生ポイントの直前のデータフェッチまで戻ることによ
ってリトライが可能であり、このリトライが上記したチ
ェックポイントリトライと呼ばれるものである。

さらに、割込処理などのマイクロ命令をマイクロプログ
ラムによって処理している場合、このマイクロプログラ
ムの実行によって例えばテンポラリデータの連続ストア
や１つの内部レジスタの連続更新などが行われると、多
くのデータが頻繁に更新される場合がある。

したがって、第５図にマイクロ命令として示したよう
に、マイクロ命令のリトライを行う場合には、エラーが
発生したマイクロ命令による処理結果を格納するのを抑
止しておいて、このマイクロプログラムを再実行させる
ことが必要であり、この再実行を上記したマイクロリト
ライと呼ぶ。

〔発明が解決しようとする課題〕

しかしながら、上記した中央処理装置の動作と無関係に
クロックを停止するようにした場合には、予定されてい
るリトライ方法によるリトライが不可能なタイミングで
エラーを発生させてしまうことがある。

一方、エラー処理回路をあるエラーに対してマシンリト
ライを行うように設定した場合、一度エラーが起こって
マシンリトライが実行されたとき、このエラーが例えば
マイクロプログラムの欠陥のように同一ポイントで同一
エラーが発生する固定的なものであれば、マシンリトラ
イ→エラー発生→マシンリトライ→エラー発生→……と
いう無限ループに陥ってしまうために、通常、マシンリ
トライ中は再度のマシンリトライを禁止している。

このため、例えばマシンリトライ以外のリトライも可能
なマイクロプログラムの格納アドレスを指定してマシン
リトライを行うようにエラー処理回路が設定されている
と、エラー発生に対するマシンリトライによって再びエ
ラーが発生したとき、エラー処理回路は再度のマシンリ
トライが禁止されていることから、このマイクロプログ
ラム格納アドレスによって実行できるマイクロリトライ
やチェックポイントリトライを行ってしまうことがあ
る。

このようなマイクロリトライやチェックポイントリトラ
イによって中央処理装置が正常な処理を行ったとして
も、この処理によって得られた結果はエラー処理回路が
期待値として保持しているマシンリトライの結果とは異
なるものとなるので、エラー処理回路は中央処理装置の
異常と判断してしまう。

すなわち、中央処理装置もエラー処理回路もともに正常
に動作しているにもかかわらずエラーとして検出される
ことになるので、上記のように、リトライの開始ポイン
トとして複数のリトライが可能なマイクロプログラムの
格納アドレスを指定する場合には、このリトライ開始ポ
イントとなる１つの格納アドレスについては１種類のリ
トライ方法だけによってリトライが行われるように限定
しておく必要があった。

本発明は、テストプログラムのリトライ開始可能なポイ
ントにおいてリトライを自動的に実行し得るようにする
とともに、複数種類のリトライ方法が適用可能なリトラ
イ開始ポイントではそのリトライ方法を選択してリトラ
イを実行し得るようにしたエラー処理回路の検証装置を
得ることを目的とする。

［課題を解決するための手段］ 第１図の原理図に示すように、中央処理装置（１）に設
けられているエラー処理回路（15）を検証するためのエ
ラー処理回路の検証装置を、中央処理装置（１）が実行
中のテストプログラムの処理状態を逐次検査して、そ処
理タイミングにおいて実行可能なリトライ方法をエラー
処理検証手段（３）に通知するタイミング検出手段
（２）と、タイミング検出手段（２）から通知された実
行可能なリトライ方法の中から実行すべきリトライ方法
を選択して強制エラー発生手段（４）を起動するととも
に中央処理装置（１）の処理クロックの供給を停止して
この中央処理装置を停止させ、かつ、強制エラー発生手
段（４）によって中央処理装置（１）がリトライ開始状
態にセットされた後にこの中央処理装置（１）に対する
クロックの供給を再開して上記エラーデータを用いた処
理を行わせ、さらに、この処理によって中央処理装置か
ら得られた処理結果のデータと予め求められている期待
データとの比較によって前記エラー処理回路（15）の検
証を行うエラー処理検証手段（３）と、エラー処理検証
手段（３）によって選択されたリトライ方法に応じたエ
ラーデータを上記中央処理装置に供給してリトライ開始
状態にセットする強制エラー発生手段（４）と、によっ
て構成した。

［作 用］ 前述したように、リトライの種類としてマシンリトラ
イ，チェックポイントリトライ，マイクロリトライなど
があり、このリトライの種類によってリトライが可能な
期間が異っている。

すなわち、マシンリトライではマシン命令の処理を開始
した時点からこのマシン命令の実行結果によってレジス
タやメモリ中のオペランドなどのデータが更新される直
前までの期間、チェックポイントリトライでは複数に分
割されたオペラントの処理の途中の期間、また、マイク
ロリトライではマイクロ命令の実行期間がリトライ可能
な期間である。

そして、マシンリトライではエラーが発生したマシン命
令の処理開始のポイントに、また、チェックポイントリ
トライはエラーが発生した時点の直前のオペランドが分
割されたデータがフェッチされたポイントにそれぞれ戻
ってリトライが行われ。また、マイクロリトライではエ
ラーが発生したマイクロプログラムが格納されている記
憶装置のこのマイクロプログラムの開始アドレスからリ
トライが行われる。

なお、１つのリトライ開始ポイントから上記したような
複数種類のリトライ方法が可能な場合があることも前述
したとおりである。

そこで、本発明では第１図の原理図に示すように、タイ
ミング検出手段（２）によって中央処理装置（１）が実
行中のテストプログラムの処理状態を逐次検査し、この
処理タイミングにおいて実行可能なリトライ方法をエラ
ー処理検証手段（３）に通知する。

このタイミング検出手段（２）から実行可能なリトライ
方法の通知を受けたエラー処理検証手段（３）は、その
リトライ方法の中から実行すべきリトライ方法を選択し
て強制エラー発生手段（４）を起動し、同時に中央処理
装置（１）の処理クロックの供給を停止してこの中央処
理装置を停止させる。

エラー処理検証手段（３）によって選択されたリトライ
方法にしたがって起動された強制エラー発生手段（４）
は、このリトライ方法に応じたエラーデータを上記中央
処理装置（１）に供給して、この中央処理装置をリトラ
イ開始状態にセットする。

次いで、エラー処理検証手段（３）は、強制エラー発生
手段（４）によって中央処理装置（１）がリトライ開始
状態にセットされた後にこの中央処理装置（１）に対す
るクロックの供給を再開して上記エラーデータを用いた
処理を行わせ、この処理によって中央処理装置から得ら
れた処理結果のデータと予め求められている期待データ
との比較によって前記エラー処理回路の検証を行うよう
にした。

本発明によるエラー処理回路の検証装置によれば、中央
処理装置が実行中のテストプログラムの処理状態に応じ
た１または複数のリトライ方法がタイミング検出手段か
ら逐次通知されるので、エラー処理検証手段によってこ
のリトライ方法の中から選択されたリトライ方法により
リトライを実行させることによって、エラー処理回路の
検証を適切に行うことができる。

〔実施例〕

第２図は本発明によるエラー処理回路の検証方式の構成
要素をハードウェア的に構成した場合の例である。符号
１〜４で示したブロックは第１図に同一符号で示した中
央処理装置、タイミング検出回路、エラー処理検証手段
および強制エラー発生回路に相当するものである。

リトライタイミング検出回路２のタイミング検出器21
は、中央処理装置１内の命令処理コントロール部11、演
算コントロール部12およびメモリアクセスコントロール
部13等からのコントロール信号を監視することによって
中央処理装置の処理タイミングを逐次検出し、この処理
タイミングにおいて実行可能なリトライ方法とこのタイ
ミングで処理されているプログラムステップが格納され
ているメモリのアドレスをゲート23に送出する。

このゲート23はインターバル制御回路22から予め定めら
れている一定の間隔で出力される信号により導通し、こ
のゲート23からはリトライタイミング報告回路24を介し
て、実行可能なリトライ方法とこのタイミングで処理さ
れているプログラムステップが格納されているメモリの
アドレスが一定の間隔で出力される。

このメモリのアドレスはマイクロアドレスマッチング回
路31に送られて、このアドレスがエラー処理検証手段３
のエラー処理検証制御部32からの中央処理装置の動作を
停止させるためのコントロールストレージのアドレスと
一致したとき、検証対象であるエラー処理回路15を含む
中央処理装置のクロックを停止させてリトライ可能な環
境を保持させる。

このエラー処理検証制御部32は、リトライタイミング報
告回路24からの実行可能なリトライ方法を選択し、この
リトライ方法にしたがったリトライ条件をこのエラー処
理検証制御部32内のモードレジスタ等に予め格納されて
いるリトライ条件中から選択し、この条件に応じて発生
させるべきエラーの内容を指定するための疑似エラーデ
ータなどのエラー情報を強制エラー発生回路４に供給す
る。

この疑似エラーを含むエラーデータは、強制エラー発生
回路４から前記中央処理装置１の演算・メモリ部14のレ
ジスタあるいはメモリなどにストアされる。なお、強制
エラー発生回路４が発生する疑似エラーとしては、例え
ば、中央処理装置１内のレジスタ等に対するパリティエ
ラー、コントロールエラー、あるいはデータRAMに対す
るRAMソフトエラー等がある。

上記のようにしてエラーデータが上記中央処理装置にス
トアされた後、エラー処理検証制御部32はマイクロアド
レスマッチング回路31による中央処理装置１のクロック
停止を解除し、エラー処理回路15を含む中央処理装置１
にクロックが供給されるようにしてリトライを開始させ
る。

これによって、中央処理装置は上記のエラーデータを用
いた処理を行なうので、疑似エラーに基づいたエラーが
発生する。

このエラーは中央処理装置のエラー処理回路15によって
処理されるが、その疑似エラーの内容に応じて、エラー
が訂正されて正しいデータが出力されたり、誤ったデー
タが出力されたり、あるいは、エラー処理回路15によっ
てクロックが停止されてこの中央処理装置１の動作が停
止されるなどの結果が得られる。

このような、中央処理装置１のリトライ動作による処理
結果は、データ処理検証手段３内のデータ化けチェック
機構33およびリトライ成功チェック機構34において監視
され、疑似エラーデータに対しての中央処理装置のエラ
ー処理回路15によるエラー処理が正常に実行されたか否
かが検証される。

この実施例によれば、上記のように、中央処理装置１の
処理タイミングに応じた１つまたは複数のリトライ方法
がタイミング検出回路２から出力され、このリトライ方
法が複数であればその１つのリトライ方法をエラー処理
検証手段３が選択して強制エラー発生回路４から疑似エ
ラーを含むエラーデータを中央処理装置に設定した後こ
の中央処理装置をリトライさせ、得られた結果からこの
中央処理装置１内のエラー処理回路15の各種のリトライ
方法に対する応答の検証を自動的に行うことができる。

第３図は上記第２図中の強制エラー発生回路４の一例と
して、疑似RAMエラー発生回路40の具体的な回路構成例
を示すもので、中央処理装置１内のデータRAM14₁に疑似
エラーを含むエラーデータをストアするための回路であ
る。なお図中、40代の符号で示した構成要素はこのRAM
エラー発生回路40の構成要素であり、14に添字を付した
符号が付されている構成要素は中央処理装置１の演算・
メモリ部14に含まれる要素である。

この疑似RAMエラー発生回路40は、データRAM14₁にエラ
ーを含むアドレスを供給する機能とエラーを含むデータ
を供給する機能とを有している。

通常の動作においては、このデータRAM14₁にアクセスす
るアドレスは例えば中央処理装置１の演算・メモリ部14
からアドレスレジスタ14₂にストアされ、疑似RAMエラー
発生回路40の疑似RAMエラー発生制御部41によって制御
されるマルチプレクサ42を介してこのRAM14₁のアドレス
として供給されるが、アドレスに疑似エラーを導入する
場合には上記マルチプレクサ42を疑似RAMエラー発生制
御部41の出力によって切換えて、RAMのアクセスアドレ
スとして疑似エラーアドレスレジスタ43にストアされて
いるアドレスを供給するようにする。

疑似エラーアドレスレジスタ43にストアされるアドレス
は、上記疑似RAMエラー発生制御部41によって制御され
るマルチプレクサ44の切換えに応じて、この疑似RAMエ
ラー発生制御部41によって供給される疑似エラーを含む
アドレスあるいはこの疑似エラーアドレスレジスタ43の
出力アドレスににｎを加算する加算器45からのアドレス
となる。

したがって、この疑似エラーアドレスレジスタ43に疑似
RAMエラー発生制御部41からの誤ったアドレスを書込ん
でおくことにより読出データの誤りを起こすことがで
き、またこのアドレスに後述する疑似エラーを含むデー
タを格納しておくことによって中央処理装置１にエラー
データの処理を行わせることができる。また、マルチプ
レクサ44を切換えて上記疑似エラーアドレスレジスタ43
の出力アドレスにｎを加算したアドレスを再びこの疑似
エラーアドレスレジスタ43にストアすることによってデ
ータRAM14₁からはｎ毎のアドレスからのデータが順次読
出されるので、例えばこのデータがプログラムであるよ
うな場合には連続したプログラムステップが供給され
ず、中央処理装置１に誤った処理を行なわせることがで
きる。

次に、データRAM14₁に誤ったデータを書込む場合には、
上記疑似RAMエラー発生制御部41の出力によってマルチ
プレクサ46を切換えて疑似エラーデータレジスタ47ある
いは１ビット反転回路48からのエラーデータをこのRAM1
4₁に書込むようにする。

疑似エラーデータレジスタ47に疑似RAMエラー発生制御
部41からのエラーデータを書込むとともに、マルチプレ
クサ49をこのレジスタ47の出力がマルチプレクサ46を介
して上記RAMに供給されるように切換えれば、このエラ
ーデータが上記データRAM14₁に書込まれる。

また、マルチプレクサ49を疑似RAMエラー発生制御部41
の出力によって切換えてから、上記１ビット反転回路48
によってライトデータレジスタ14₂にストアされている
正しいデータの中の１ビットを反転させることによって
エラーデータを生成してこのRAM14₁に書込むことができ
る。

このようにして、エラーデータをRAM14₁に書込んだ後、
このエラーデータによって中央処理装置１に処理を行わ
せれば、前記のようにエラー処理回路15のエラー処理機
能を検証することができる。

第４図は本発明を適用して構成したリトライ検証システ
ムの第２の実施例を示すもので、上記した第１の実施例
のものがハードウェア的に構成されているに対し、この
第２の実施例のものは第１図におけるタイミング検出回
路２の要部、エラー処理検証手段３および強制エラー発
生手段４の要部を１つのエラー処理検証用プロセッサ50
によって構成したもので、全体として第１図および第２
図について説明したと同様な動作を行うものであり、そ
の大部分の機能はこのエラー処理検証用プロセッサ50の
ソフトウェアによって実行されるものであるからその動
作の詳細な説明は省略し、概略のみを説明する。

中央処理装置１のリトライ可能タイミングは第２図のタ
イミング検出部21に相当するタイミング検出部61におい
て各リトライ種別ごとに検出され、その情報は上記エラ
ー処理検証用プロセッサ50に与えられる。

このエラー処理検証用プロセッサ50においては第１図に
ついて前述した種々の処理が実行されるが、リトライを
実行するに必要なエラーデータは第１図の強制エラー発
生手段４に相当する強制エラー発生手段51から与えられ
る。

この強制エラー発生手段51はエラー処理検証用プロセッ
サ50のソフトウェアによってエラーを発生させるもの
で、レジスタエラー発生手段51₁、RAMエラー発生手段51
₂、コントロールエラー発生手段51₃等の各種のエラー発
生機能が用意されており、エラー処理検証用プロセッサ
50から選択的に起動を受けることにより対応する疑似エ
ラーデータを発生し、中央処理装置１に供給してレジス
タ、記憶装置等にこのエラーデータをストアさせる。

このエラーデータを用いて処理されたデータはリトライ
成功チェック機構62およびデータ化けチェック機構63に
よって評価され、中央処理装置１のエラー処理回路が正
常なエラー処理を行っているか否かが検証される。

〔発明の効果〕

本発明によれば、中央処理装置がテストプログラムの処
理状態に応じて実行可能なリトライ方法を選択してリト
ライを自動的に実行させることができるので、エラー処
理回路のエラー処理機能の検証を確実かつ迅速に行うこ
とができるという格別の効果が達成される。

さらに、本発明によれば、予定したリトライ方法による
リトライを実行させることができるので、中央処理装置
とエラー処理回路との双方とも正常動作を行っているに
もかかわらず予定外のリトライ方法を実行したことによ
ってエラー処理回路が誤動作したものと誤って判断され
ることがないという効果が得られる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、 第２図は本発明の第１の実施例を示すブロック図、 第３図は疑似RAMエラー発生回路の具体的構成例を示す
図、 第４図は本発明の第２の実施例を示すブロック図、 第５図は中央処理装置におけるリトライ機能の説明図で
ある。 １は中央処理装置、２はタイミング検出回路、３はエラ
ー処理検証手段、４は強制エラー発生手段である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】中央処理装置（１）に設けられているエラ
   ー処理回路（15）を検証するエラー処理回路の検証装置
   であって、 上記中央処理装置（１）が実行中のテストプログラムの
   処理状態を逐次検査して、その処理タイミングにおいて
   実行可能なリトライ方法をエラー処理検証手段（３）に
   通知するタイミング検出手段（２）と、 上記タイミング検出手段（２）から通知された実行可能
   なリトライ方法の中から実行すべきリトライ方法を選択
   して強制エラー発生手段（４）を起動するとともに上記
   中央処理装置（１）の処理クロックの供給を停止して当
   該中央処理装置を停止させ、かつ、強制エラー発生手段
   （４）によって中央処理装置（１）がリトライ開始状態
   にセットされた後にこの中央処理装置（１）に対するク
   ロックの供給を再開してエラーデータを用いた処理を行
   わせ、さらに、この処理によって中央処理装置から得ら
   れた処理結果のデータと予め求められている期待データ
   との比較によって前記エラー処理回路（15）の検証を行
   うエラー処理検証手段（３）と、 エラー処理検証手段（３）によって選択されたリトライ
   方法に応じたエラーデータを上記中央処理装置に供給し
   てリトライ開始状態にセットする強制エラー発生手段
   （４）と、 を備えることを特徴とするエラー処理回路の検証装置。