JPH0769850B2

JPH0769850B2 - テスト・データ供給装置

Info

Publication number: JPH0769850B2
Application number: JP61044281A
Authority: JP
Inventors: アーネスト・エイチ・ミルハム; ジヨン・ジエイ・モーサー; ジヨン・ジエイ・シユシエレバ; ゲイリー・ピー・ヴイスコ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1985-06-03
Filing date: 1986-03-03
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: EP0204130A3; EP0204130A2; DE3680951D1; US4696005A; JPS61279947A; EP0204130B1

Description

【発明の詳細な説明】 A.産業上の利用分野本発明は高速なVLSI回路テスト技術に関し、更に具体的
には、集積回路テスタのテスト・データ記憶要件を減じ
るためのテスト技術に関する。

B.従来の技術多ピンの電子回路装置は、１つのVLSI構造体の中に２万
個もの異なる論理ブロックを含むように複雑化してきて
いる。現在の開発状況から見て、将来はVLSI構造体に10
万個もの論理ブロックが収容されると考えられる。VLSI
構造体をテストするためには、回路を活性化して、高速
度で複数のテストを行なう必要がある。最低でも、現在
のVLSI構造体では略10万サイクルのテスト・データを印
加する必要がある。例えば、２万個の論理ブロックを有
する。VLSI構造体は16ピンの外部接続を有する。このよ
うな装置をテストするためには、各ピン毎に１バイトの
情報が必要であり、そして構造体を完全にテストするた
めには10万個の別々のバイトが必要である。また、テス
ト・データをVLSI構造体へ連続的に印加できるようにテ
スト・データをメモリに配列するためには、略1.6×10⁶
バイトの情報記憶容量が必要である。このような大量の
テスト・データをロードし読取るようにすると、通常の
メモリでは相当のメモリ動作時間が必要であり、テスト
・システムの処理能力が低下する。

VLSI構造体が大形化すると、テスト・サイクルの数が指
数的に増大する。また、それに伴うデータ量の増加のた
め記憶容量も指数的に増大し、テスト・データの読込
み、読取りに関する遅延も増大する。

C.発明が解決しようとする問題点本発明は、全体のデータ記憶量を減じ、大きなメモリの
データ・ロードおよびデータ読取りに伴う遅延をなくす
ためのテスト・データ短縮技術を提供するものである。

D.問題点を解決するための手段本発明の目的は高速なプログラム可能バッファ・メモリ
によって達成される。バッファ・メモリは典型的なVLSI
回路装置の１サイクルのテストに適応できるだけの出力
データ幅を持つように選択される。メモリの出力データ
幅は、最も頻繁に変化するデータ、残りのデータ、及び
バッファ・メモリのアドレス指定を制御するためのオペ
レーション・コードを含む個別の部分に分割される。

本発明の良好な実施例において、バッファ・メモリは多
数の上位メモリ・アドレスに完全なテスト・データ・フ
ィールド（テスト・データ行）を記憶し、またオペレー
ション・コードのための付加的なデータ・ビット・スペ
ースを有する。メモリの少数の下位アドレスには、テス
ト・サイクルで頻繁に変化する一部のデータ・ビットの
みが記憶される。これらの一部のデータ・ビットは、置
換されるべき上位アドレスのデータの位置と対応するフ
ィールドの位置に記憶される。テスト期間におけるバッ
ファ・メモリからのデータ移動の順序は、完全なテスト
・データ・フィールドを含む最初の上位アドレスから開
始される。最初の上位アドレスに続く各アドレスが各テ
スト・サイクルで保持レジスタに読出される。保持レジ
スタは読出されたデータを電子回路装置のピンに印加
し、テスト下の装置の各ピンにテスト条件を設定する。

アドレスされたテスト・データ・フィールドにオペレー
ション・コードが存在する場合、これは１つ以上の後続
するテスト・サイクルのときに少数の一部のテスト・デ
ータだけが変えられるべきであることを意味する。また
オペレーション・コードは、下位アドレスに記憶された
データが保持レジスタのデータ・フィールドのうちの少
数のテスト・データと置換され、他方上位アドレスの残
りのデータ・フィールドがそのままにされるべきである
ことを指定する。

少数のデータ・ビットを有する頻繁に変化するデータを
含むメモリの下位アドレスをアドレスするために、反復
バッファ・メモリが付勢される。反復バッファはデータ
・フィールドに新たに挿入されるべき下位ビットのアド
レスをその中に予じめプログラムしている。反復バッフ
ァは、オペレーション・コードの制御の下に、そしてオ
ペレーション・コードによって指示される。後続テスト
・サイクルの各々に対してプログラムされたシーケンス
にしたがって、頻繁に変化するデータ・ビットの新しい
セットをアドレスし、保持レジスタの一部のデータ・ビ
ットを置替える。保持レジスタの残りのデータは変更さ
れない。

上記のテスト・メモリにより達成されるデータ短縮はLS
SD（レベル・センシティブ・スキャン・デザイン）とし
て知られるテスト可能な装置をテストするのに最も有利
である。これらの装置は少数のシフト・インSIおよびシ
フト・アウトSO用のピンおよび多数の組合せ論理用ピン
を有する。これらのピンに印加するためのテスト・デー
タはメモリに記憶される。組合せ論理ピンに対する組合
せ論理データ主入力PIおよび主出力POが複数のテスト・
サイクルの間同じ値のままのときはこのデータは初期SO
およびSIデータと共にメモリの上位アドレスに記憶され
る。複数のテスト・サイクルで反復的に変化するシフト
・イン、シフト・アウト・ピンのためのSIおよびSOデー
タは下位メモリ・アドレスに記憶される。上位アドレス
の順次実行期間に、オペレーション・コードが存在する
とき、メモリのアドレス指定は下位メモリ・アドレスに
移行する。オペレーション・コードによって識別される
複数の後続テスト・サイクルの間、反復バッファは、下
位アドレスに含まれる新たなSI、SOデータをアドレスす
る。そして、新たなSI、SOデータは、オペレーション・
コードによって指示される後続するテスト・サイクルの
間、保持レジスタの古いSI、SOデータと置替わる。変わ
るべきでないデータと対応する位置を有する下位アドレ
スの残りのデータ・ビットは“変更なし”の表示として
保持レジスタによってデコードされる。

頻繁に変わり且つ反復性である記憶データを少数の下位
アドレスに記憶する上記の方式によればLSSD構造体をテ
ストするのに必要な全記憶量を80％減じることができ
る。また本発明はLSSD構造体のテストを自動的に行なう
ためのテスト時間を改善できる。

E.実施例第１図はVLSIテスト装置の全体のシステム・ブロック図
である。被テスト装置は複数の入力／出力ピンを有する
普通の16ピン集積回路装置11として示されている。各入
力／出力ピンには、装置の所定のピンに適正なテスト条
件を印加したり結果を感知したりするための接続を行な
う必要がある。

自動回路テスト装置においては普通のように、テスト下
の装置の各ピンと関連する複数のピン電子モジュール14
が被テスト装置11へ適正なテスト条件を印加したりその
感知を行なう。これらの条件は被テスト装置のピンに印
加されるべき状態または所定のピンで感知されるべき状
態を表わす入力条件または出力条件である。

VLSI構造体のテストでは一般に次の入力条件が必要であ
る。特に、これらの入力条件および出力条件はLSSD論理
構造体のテストで利用される。

テスト下の装置の各ピンに与えられるべきまたはそこで
感知される上記の条件からわかるように、テスト下の各
ピン毎に４ビットの２進数が必要である。第１図におい
て、ピン電子モジュール14には４ビットの２進数が印加
され、ピン電子モジュール14は、これと関連するピンへ
適正なレベルを印加するかまたは感知を行なう。ある条
件が感知されるべきときに適正な出力条件が感知されな
かった場合は、その結果はピン電子モジュール14により
テスト・コンソール15に印加される。そしてテスト動作
が禁止され、所与のテスト・サイクルでどのピンが故障
表示を出したかに関して特定のデータ・テストが記録さ
れる。

テスト下の装置のための各テスト・サイクルは、テスト
・サイクル・タイマ18によってアドレスされるテスト・
メモリ17のデータ・フィールドを含み、このデータ・フ
ィールドはテストの装置と関連するピン電子モジュール
の各々に対して４つのデータ・ビットを指定する。ま
た、各テスト・サイクルでは、読取られた64ビット・デ
ータ・フィールドがメモリ・データ・レジスタMDRを介
して保持レジスタ16に与えられ、テスト下の装置に印加
される。普通のデータ・テストでは、実行されるべき各
テスト・サイクル毎に１行のテスト・データを与えるだ
けの容量を持つテスト・メモリ17が必要である。このた
め、テスト・メモリ17の記憶容量が大きくなり、テスト
・メモリ17へのデータ・ローディングおよびデータ読取
りに伴う遅延の問題が発生する。大規模な集積回路のテ
ストでは、テスト・サイクルが20nsを超えないのが有利
である。テスト・メモリの寸法は、テストを完了するた
めの時間を最小に保とうとするときに非常に重要にな
る。

各テスト・サイクルでピン電子モジュールに印加される
テスト・データ・ワードはこの例では64ビットを含む
が、もっと大きな構造体では1000ビットまたはそれ以上
ものビットを含みうる。例えばLSSD回路構造体では、こ
れらのビットのうちの少数の一部のビットのみをテスト
・サイクル毎に変える必要がある。典型的には、多数の
ピンは主入力PIおよび主出力POとして組合せ論理で用い
られる。PIおよびPOの条件がそれぞれのピンに設定され
てしまうと、テスト下の装置を介してデータをシフトさ
せるのに用いられる残りの少数のピンのデータが変えら
れる。シフト・レジスタのテスト期間には、PIおよびPO
の入力／出力条件を同じ状態に保ったまま、シフト・イ
ンSIおよびシフト・アウトSO用のピンの状態を変えるこ
とにより、データを短縮することができる。SIおよびSO
の状態は反復性であり、また限られた数の状態（典型的
には０、１およびＸ）しか持たないから、SI、SOの全状
態数は次のようになる。

起りうるSIの状態０、１＝２個起りうるSOの状態０、１、Ｘ＝３個 LSSD構造体の複数のシフト、レジスタ・ストリングで起
りうる総論理条件数はSIⁿ×SOⁿで表わされる。ここで、
SIは起りうるSI状態の数、SOは起りうるSO状態の数、ｎ
はシフト・レジスタ・ストリングの総数に等しい。ｎ＝
１〜４の場合、シフト・レジスタ・ストリングで起りう
る論理条件の総数は６〜1296となる。

LSSD構造体の１つのシフト・レジスタ・ストリングで
は、装置をテストするのに必要なSO、SI状態のすべてを
表わすためには、全部で６つの論理条件が必要である。
第２図は、これらの６つの条件がデータ・メモリの下位
アドレス１〜６にどのように記憶されるかを示してい
る。７から始まる上位アドレスには完全なテスト・サイ
クル・データ・フィールドが含まれている。

第２図に示されているメモリ17の構成によれば、各メモ
リ行のデータ・フィールドはSI、SOデータ、PI、POデー
タ、クロック・データCLI、CLOを含み更に上位記憶位置
におけるデータ・フィールド部分にオペレーション・コ
ード（OPコード）を含む。

メモリ17の下位アドレスは列SI、SOに、テスト・サイク
ル間で変えられるべきデータを含む。これらのデータは
上位アドレスにおいて置き替わるべきデータと同じ列ア
ドレスを占める。下位メモリ・アドレスの残りの列は
“変更なし”データ・ビットを含む。これらのデータは
“変更なし”データによって占められている列に対応す
る保持レジスタ16の内容の変更を禁止するのに用いられ
る識別表示を与える。したがって行１〜６がアドレスさ
れたとき、保持レジスタ16はSI、SOデータを受取るビッ
ト位置のデータ・ビットだけを変える。実際には、これ
は、メモリ17から“変更なし”データを受取るデータ位
置のローディングを許さないように働くデコーダ回路を
保持レジスタに含ませることによって行なうことができ
る。

第２図のメモリ17のアドレス指定は初期アドレス７で始
まる、SI、SO、PI、PO、クロックの全データ・フィール
ドはメモリ17から転送され、保持レジスタ16にロードさ
れる。

アドレス７に続く上位アドレスの各々がその後１テスト
・サイクルの完了時にアドレスされる。上位アドレスの
各メモリ行の内容は１テスト・サイクルのためのテスト
・データを表わす。上位メモリ・アドレスの内容が実行
され、またメモリ17の内容が保持レジスタに置かれて動
作が進むと、アドレス９でオペレーション・コードが検
出される。このオペレーション・コードはPIおよびPOの
データを一定に保ったまま、後続のテスト・サイクルで
SO、SIのデータのみを変更すべきであることを示す。保
持レジスタに含まれているオペレーション・コードをデ
コードするようにプロセッサ29（第３図）が接続され、
このプロセッサ29は次いで、オペレーション・コードと
関連する作業オペランドによって識別される複数の連続
するテスト・サイクルの間下位アドレス１〜６の内容
を、予じめプログラムされた順序で読取るように反復バ
ッファ33を指令する。

アドレス１〜６の内容の読み取りはSI、SOを表わす保持
レジスタ・データ・フィールドのデータ・ビットを変え
るだけである。アドレス１〜６のデータ・フィールドの
残りの部分は保持レジスタ16にとっては認識不可能なデ
ータを含む。すなわち、第２図のビットＨは、保持レジ
スタの対応ビットの状態を変えない。データ・フィール
ド１〜６に含まれるクロック・ビットは互いに同じであ
るが、上位のデータ・フィールドのものとは異なる。

SI、SOのデータを、アドレス１〜６の状態の任意のもの
に変えることが可能である。前に述べたように、単一の
シフト・レジスタ・ストリングを有する簡単なLSSD構造
体では、これらの６つの状態はSI、SOのすべての状態を
表わす。

データ・メモリを、反復性のある頻繁に変化するデータ
SI、SOを有する下位アドレスに区分することにより、総
データ量の短縮を達成することができる。この短縮は次
式によって表わされる。

ここで、ＣはPIおよびPOが変えられるテストの数、Ｂは
シフトされるビットの数（最長のシフト・ストリングの
長さ）、ｔはシーケンスを反復する回数、およびＰは上
で述べたSIおよびSOの起りうる組合せの数に等しい。例
えば、Ｃ＝３、Ｂ＝150、ｔ＝1000、Ｐ＝６の典型的LSS
D構造体では、通常用いられる高速メモリの約２％が必
要となるだけである。もっとも、56250バイトの付加的
低速メモリが必要になる。この低速メモリは、シフト・
レジスタのSI、SO入力を与える下位アドレスを読取るた
めのシーケンスを含むのに用いられる。

ある行データで見つかったオペレーション・コードがデ
コードされ、そのオペレーション・コードの作業オペラ
ンドによって表わされる順次テスト・サイクルが実行さ
れると、アドレス指定は上位アドレスの次のものに戻
り、一連の上位アドレスの実行が続けられ、これは、も
う１つのオペレーション・コードによってテスタの制御
が下位アドレスのデータをアドレスするように戻される
まで続けられる。

第２図のメモリのアドレス指定を制御するため、アドレ
ス指定は第３図に示されるように、上位メモリ・アドレ
ス・レジスタSAR25および下位アドレス・レジスタPAR26
に分離される。プロセッサ29によってデコードされるオ
ペレーション・コードの作業オペランド部分（第４図）
はメモリの下位アドレスで実行されるべき順次アドレス
の数を示すのに用いられる。オペレーション・コードの
作業オペランドはカウンタ30にプリセットされる。この
カウンタ30に０に等しくない数があった場合はその最後
のアドレスから進まないようにSAR25のインデクシング
を禁止する。

後続の各テスト・サイクルはカウンタ30をデクレメント
する。加えて、第２のカウンタ31は後続の各テスト・サ
イクル・パルスでインクレメントされる。

カウンタ31はメモリ33をアドレスするための新たなアド
レスを発生する。メモリ33はオペレーション・コードの
作業オペランドによってカウンタ30において識別される
数の後続テスト・サイクルの各々に対するメモリ17の下
位アドレスを順々に含んでいる。メモリ33からの出力は
アドレス・レジスタPAR26にロードされ、したがってメ
モリ17の下位メモリ・アドレスの指定された内容が保持
レジスタ16に供給され、前のSI、SOデータと置き替わ
る。

第１のカウンタ30が０にデクレメントすると、このこと
はカウンタ30に前にセットされたオペレーション・コー
ドの作業オペランドの分だけ、SOおよびSIピンに対する
反復するデータ・ビットが検索されてしまったことを示
し、カウンタ30が０に達したときは、SARは追加の上位
メモリ・アドレスを順次にアドレスすることが許され
る。

したがって、オペレーション・コードによって識別され
る複数のテスト・サイクルのときは、下位メモリ・アド
レスの利用によってデータ・フィールドの少数のビット
のみが変更される。変更ビットを含む後続テスト・サイ
クルのアドレスは反復バッファ・メモリ33に含まれる。
アドレス１〜６を識別するには３ビット必要であるか
ら、メモリ33は３ビット幅のメモリである必要がある。
加えて、PAR26が付勢されるときSAR25は上位アドレスを
アドレスせず、カウンタ30が０にデクレメントした後に
SAR25によるアドレス指定が開始し、これはメモリ17の
全内容が保持レジスタに読取られてテストが完了するま
で続けられる。

第４図は、テスト・データおよび関連するオペレーショ
ン・コードを記憶し実行するための高速なプログラム可
能なバッファを示している。このバッファ・メモリの構
成はアイ・ビー・エム・テクニカル・ディスクロージャ
・ブリティン（IBM Technical Disclosure Bulletin）
第18巻、第12号、1976年５月、第3993〜3996頁に述べら
れているものと類似しているが、上述したデータおよび
オペレーション・コードのフォーマットを含むように修
正されている。

第４図の高速プログラム可能バッファ・メモリは、典型
的には集積回路バイポーラ・トランジスタ・ランダム・
アクセス・メモリである高速なランダム・アクセス・メ
モリ17を含む。所要のデータ容量を与えるようにこのよ
うなメモリが複数個縦続配置される。なお、第４図では
オペレーション・コードはメモリ17の左側に示されてい
る。

第４図のシステムは、１つのタイプのオペレーション・
コードのみを用いて、テスト・データの読取りと、上位
アドレスから下位アドレスへのプロセッサのスイッチン
グ制御とを実行している点で、上記のアイ・ビー・エム
・テクニカル・ディスクロージャ・ブリティンのものよ
りも簡略化されている。第３図のプロセッサ29は第４図
のブロック40、発振器OSC41機能論理ブロック、および
オペレーション・コード・デコーダ37の部分に対応す
る。メモリ17に記憶されるオペレーション・コードのタ
イプは作業オペランド数を含むIDLE（遊休）オペレーシ
ョン・コードとして識別される。IDLEコードはオペレー
ション・コード・デコーダ37によってデコードされたと
き、メモリ17のそれ以上のアドレス指定を禁止する。デ
コーダ37はメモリ・アドレス／タイミング／ゲート制御
論理40へゲート信号を与える。IDLEオペレーション・コ
ードと関連する作業オペランドはデコーダ37からのゲー
ト信号に応答してカウンタ30（これは機能論理ブロック
の一部として示されている）に入れられる。IDLEオペレ
ーション・コードのデコード時に、ブロック40からカウ
ンタ・ロード信号が機能論理ブロックに発生される。

第４図のプログラム可能バッファは１つの簡単なタイプ
のオペレーション・コードを実行するだけである。そし
て作業オペランドは下位アドレス・データを保持レジス
タに印加すべき連続するテスト・サイクルの数を示すだ
けである。

第４図のバッファ・メモリはバス42を介してホスト・コ
ンピュータからテスト・データとオペレーション・コー
ド・データを受取る。加えて、最初の上位アドレスから
メモリ17のアドレス指定を開始するスタート・コードと
共にスタート・アドレスが与えられる。第２図のテスト
・システムにしたがって、これはメモリ17のアドレスを
構成する。

第４図のプロセッサはオペレーション・コードの指定さ
れたコマンドを実行するのに必要なデータをメモリに含
む。したがってIDLEコマンドのデコード時に、デコーダ
37およびブロック40は作業オペランド10をカウンタ30に
ロードするだけでよい。作業オペランド10をロードする
と、反復バッファ・メモリ（RBM）33は下位メモリ・ア
ドレスをPAR26に供給し始める。PAR26はSAR25に接続さ
れた上位アドレスを０すなわち非読取状態に強制して記
憶位置に１〜６をアドレスする。64ビットのデータ・フ
ィールドに対する好ましくは20nsのテスト・サイクルは
発振器41によって発生される。このテスト・サイクル期
間に、メモリ・アドレス／タイミング／ゲート制作論理
40から種々のタイミング信号が発生され、メモリ17から
のデータの読取、保持レジスタ30へのデータ・ロード、
反復バッファ・メモリ・アドレス・カウンタ31のインク
レメント、カウンタ30のデクレメントの制御を行なう。

第５図において、20nsのテスト・サイクルは６つの時間
間隔に分割されて示されている。

テスト・サイクル１では、カウンタ30はC0のとき０状態
にあり（カウント０）、したがってSAR25からメモリ17
をアドレス指定させ、メモリ17の読取りを開始させる
（ピン・データ／上位アドレス）。ピン・データはC5で
保持レジスタ16にロードされる（レジスタ・ロード）。
メモリ17の読取りの際に、C3−C4の期間にオペレーショ
ン・コードがデコードされると、作業オペランド（カウ
ント）がテスト・サイクル２のC0でカウンタ30にロード
される（カウンタ・ロード）。通常の場合SAR25はイン
クレメントされる。

テスト・サイクル２のときカウンタ30は０でないから、
PAR26からメモリ17のアドレス指定を行ない、下位アド
レスからのメモリ17の読取りを開始する（ピン・データ
／下位）。C6の期間にカウンタ31がインクレメントさ
れ、カウンタ30がデクレメントされる。

テスト・サイクルＮに示されるように、カウンタ30が０
に等しくなったとき制御がSAR25に戻される。

オペレーション・コードは時間間隔C3−C5の期間に新し
いデータ・ビットと共にメモリ17の出力に発生される。

したがってSAR25によって順次にアドレスされるメモリ1
7の上位アドレスの各々は、その中にオペレーション・
コードおよび関連する作業オペランドが含まれているか
を判定するために調べられる。IDLEオペレーション・コ
ードの検出時に、デコーダ37は関連する作業オペランド
をカウンタ30にゲートする。カウンタ30の内容によって
識別される複数のテスト・サイクルの間、反復バッファ
33のアドレス入力はカウンタ31によってインデクシング
される。カウンタ30の初めの内容に対応する複数の下位
アドレスが実行され、関連するデータが保持レジスタ16
に読込まれたとき、制御はSAR25に戻される。活動中の
テスト・データを含むメモリ17の最後のメモリ・アドレ
スには、前の記憶位置で用いられたIDLEコードではな
く、STOP（停止）表示に対応するオペレーション・コー
ドが記憶される。STOPコードがデコーダ37で検出される
と、これは、テスト・データ・フィールド全体がメモリ
17から読取られてピン電子モジュール14に印加されたこ
とであり、メモリ17のそれ以上のアドレス指定が禁止さ
れる。

もしテスト・フィールドの任意の時間にピン電子モジュ
ールから故障表示が発生した場合は、ピン電子モジュー
ルからブロック40へ禁止信号が与えられ、装置のテスト
を停止させる。

上述したシステムは、多数回のテストでテスト・フィー
ルド内の少数の一部のデータ・ビットしか変化しないLS
SD構造体で特に有利であるが、複数のデータ・フィール
ドの中に少数の変化するデータ・ビットを含む他のVLSI
回路部品も有利にテストできる。

各オペレーション・コードは反復バッファ・メモリで実
行されるべき一連の下位アドレスを識別する。第３図の
反復バッファ・メモリ30には10個の相次ぐ下位アドレス
が含まれており、これはアドレスのオペレーション・コ
ードの作業オペランド10によって識別されるシーケンス
を与える。上位アドレスを実行するときに出合う他のオ
ペレーション・コードの作業オペランドも同様にカウン
タ30にロードされ、カウンタ31はメモリ17の次の下位ア
ドレス・シーケンスの最初のアドレス11（先に用いた10
個の下位アドレスの次のアドレス）からメモリ33のアド
レス指定を開始する。なお、本実施例ではオペレーショ
ン・コードによって後続テスト・サイクルの数を直接指
定したが、後続テスト・サイクルのシーケンスをオペレ
ーション・コードによって特定し、これに基いて、後続
テスト・サイクルのシーケンスで使用するテスト・メモ
リ下位アドレスのセットをアクセスすることも可能であ
る。

F.発明の効果本発明によれば、テスト・データの記憶量を減じ、大量
のデータの読込、読取りに伴う遅延をなくすことができ
る。

【図面の簡単な説明】

第１図はLSSD回路をテストするためのテスト・システム
構成図、第２図はテスタ・バッファ・メモリ構成図、第
３図はメモリ・アドレス制御用プロセッサ・システム構
成図、第４図はテスト・メモリおよびアドレス制御用プ
ロセッサのブロック図、および第５図はテスタ・バッフ
ァ・メモリのアドレス指定を制御するタイミング信号を
示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジヨン・ジエイ・モーサーアメリカ合衆国バーモント州エセツクス・ジヤンクシヨン、ラステイツク・ドライブ６番地 (72)発明者ジヨン・ジエイ・シユシエレバアメリカ合衆国バーモント州エセツクス・ジヤンクシヨン、ログウツド・サークル・ドライブ15番地 (72)発明者ゲイリー・ピー・ヴイスコアメリカ合衆国バーモント州ハインスバーグ、ルーラル・ルート２、ピー・オー・ボツクス423番地 (56)参考文献特開昭55−141679（ＪＰ，Ａ) 特開昭54−18643（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】複数のテスト・サイクルで被テスト電子回
路へ入力テスト条件を印加しそれに対する応答を判定す
る自動テスト装置におけるテスト・データ供給装置にし
て、上記テスト条件を示すデータを含む、上位アドレスに記
憶された複数の第１のデータ行であって、所定の行のデ
ータの一部を変更した形で後続テスト・サイクルを実行
すべきとき、該所定の行に、該後続テスト・サイクルの
数を指示するオペレーション・コードを含む第１のデー
タ行と、上記後続テスト・サイクルにおいて上記一部の
データと置き替わるべきデータを含む、下位アドレスに
記憶された複数の第２のデータ行とを有するランダム・
アクセス・メモリ手段と、上記被テスト電子回路へテスト・データを供給するため
に上記メモリ手段からの出力を受取る保持レジスタ手段
と、上記後続テスト・サイクルの各々において読出されるべ
き上記第２のデータ行のためのアドレスを含むバッファ
手段と、上記メモリ手段の上記第１のデータ行を順次にアドレス
するための手段と、上記第１のデータ行の読出しにおいて上記オペレーショ
ン・コードが検出された時、上記アドレス手段の動作を
禁止すると共に、該オペレーション・コードにより指示
される数の後続テスト・サイクルの間上記バッファ手段
をアドレスし、上記バッファ手段から得たアドレスによ
って上記第２のデータ行をアドレスするように上記メモ
リ手段のアドレス動作を制御する手段とよりなり、上記第２のデータ行のデータで上記保持レジ
スタの一部のデータを置き替えることを特徴とするテス
ト・データ供給装置。