JPH06105284B2 - 大規模集積回路のテストデ−タ作成方法 - Google Patents
大規模集積回路のテストデ−タ作成方法Info
- Publication number
- JPH06105284B2 JPH06105284B2 JP61286290A JP28629086A JPH06105284B2 JP H06105284 B2 JPH06105284 B2 JP H06105284B2 JP 61286290 A JP61286290 A JP 61286290A JP 28629086 A JP28629086 A JP 28629086A JP H06105284 B2 JPH06105284 B2 JP H06105284B2
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- Japan
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- pin
- integrated circuit
- scale integrated
- control
- test
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模集積回路のテストデータ作成方法に係
り、特に異品種間で機能、本数が共通な制御入力ピンを
有し、当該制御入力ピンに、異品種間でも画一的な入力
状態を設定することにより、当該大規模集積回路の任意
の信号ピンを所望の状態に設定することが可能な制御回
路を有する大規模論理集積回路ファミリーについて、各
集積回路個別の直流特性テストに好適なテストデータ自
動作成方法に関する。
り、特に異品種間で機能、本数が共通な制御入力ピンを
有し、当該制御入力ピンに、異品種間でも画一的な入力
状態を設定することにより、当該大規模集積回路の任意
の信号ピンを所望の状態に設定することが可能な制御回
路を有する大規模論理集積回路ファミリーについて、各
集積回路個別の直流特性テストに好適なテストデータ自
動作成方法に関する。
大規模論理集積回路（以下、論理LSIと略称する）の一
般的構成例を第５図（Ａ）に示す。第５図（Ａ）におい
て、10がLSIチップ、11はボンディングパッド、12は入
出力バッファ部を示す。また13は論理回路を構成する内
部領域である。同図（Ｂ）は該論理LSIのＡ部の拡大図
を示したもので、入出力バッファ部12にはバッファゲー
ト31が設けられている。
般的構成例を第５図（Ａ）に示す。第５図（Ａ）におい
て、10がLSIチップ、11はボンディングパッド、12は入
出力バッファ部を示す。また13は論理回路を構成する内
部領域である。同図（Ｂ）は該論理LSIのＡ部の拡大図
を示したもので、入出力バッファ部12にはバッファゲー
ト31が設けられている。
近年、このような論理LSIに対し、テスタビリティを向
上させるため、異品種間で機能、本数が共通な制御入力
ピンを有し、当該制御入力ピンに、異品種間でも、画一
的な入力状態を設定することにより、当該論理LSIの任
意の信号ピンを所望の状態に設定することが可能な制御
回路を備えた論理LSIファミリーが実現している。
上させるため、異品種間で機能、本数が共通な制御入力
ピンを有し、当該制御入力ピンに、異品種間でも、画一
的な入力状態を設定することにより、当該論理LSIの任
意の信号ピンを所望の状態に設定することが可能な制御
回路を備えた論理LSIファミリーが実現している。
第６図（Ａ）は、かゝる論理LSIの構成例を示したもの
で、10〜13は第５図と全く同じである。23が機能の固定
された制御用入力ピン用ボンディングパッド、21が当該
論理LSIの全信号ピンの状態を制御する制御回路、22は
制御回路配線である。本論理LSIでは、制御回路、制御
回路配線が入出力バッファ部（いわゆる額縁部）に設け
られており、この回路部は、当該論理LSIファミリーに
共通的に設けられるものである。即ち、当該ファミリー
でも品種毎に、入力ピン位置（入力ピン番号）、出力ピ
ン位置（出力ピン番号）等は異なるが、制御回路構成は
共通である。
で、10〜13は第５図と全く同じである。23が機能の固定
された制御用入力ピン用ボンディングパッド、21が当該
論理LSIの全信号ピンの状態を制御する制御回路、22は
制御回路配線である。本論理LSIでは、制御回路、制御
回路配線が入出力バッファ部（いわゆる額縁部）に設け
られており、この回路部は、当該論理LSIファミリーに
共通的に設けられるものである。即ち、当該ファミリー
でも品種毎に、入力ピン位置（入力ピン番号）、出力ピ
ン位置（出力ピン番号）等は異なるが、制御回路構成は
共通である。
第６図（Ａ）におけるＢ部の拡大図を同図（Ｂ）に示
す。一般の論理LSI場合、第５図（Ｂ）の様に入出力バ
ッファ部12にはバッファゲート31のみが設けられている
だけであるが、該論理LSIでは、入出力バッファ部12の
中に通常のバッファゲート31の他に、制御回路21の論理
の一部42がくゝりつれられている。なお、図面では省略
したが、制御回路21には、ドライバ部が設けられてい
る。即ち、当該論理LSIファミリーでは、全入出力ピン
に対して制御回路系41が共通的に設けられている。言い
換えれば、当該論理LSIファミリーの出力バッファゲー
ト、あるいは双方向バッファゲート自体が、制御回路の
一部であるゲート42を共通的に持っていることになる。
制御回路21は、２つの制御用入力ピン23の入力状態の組
み合せ（このデータは当該論理ファミリー共通）で、他
の信号ピンの状態を決めるもので、例えば、この２ピン
が（L,L）であれば、全出力ピンは「Ｌ」、双方向ピン
も出力モードで「Ｌ」となり、（L,H）であれば、全出
力ピンは「Ｈ」、双方向ピンも出力モードで「Ｈ」とな
り、（H,L）であれば、全出力ピンは「Ｈ」、双方向ピ
ンは入力モードとなり、（H,H）となれば、当該制御回
路と全信号ピンが切り放され、当該論理LSIは通常動作
モードとなる。
す。一般の論理LSI場合、第５図（Ｂ）の様に入出力バ
ッファ部12にはバッファゲート31のみが設けられている
だけであるが、該論理LSIでは、入出力バッファ部12の
中に通常のバッファゲート31の他に、制御回路21の論理
の一部42がくゝりつれられている。なお、図面では省略
したが、制御回路21には、ドライバ部が設けられてい
る。即ち、当該論理LSIファミリーでは、全入出力ピン
に対して制御回路系41が共通的に設けられている。言い
換えれば、当該論理LSIファミリーの出力バッファゲー
ト、あるいは双方向バッファゲート自体が、制御回路の
一部であるゲート42を共通的に持っていることになる。
制御回路21は、２つの制御用入力ピン23の入力状態の組
み合せ（このデータは当該論理ファミリー共通）で、他
の信号ピンの状態を決めるもので、例えば、この２ピン
が（L,L）であれば、全出力ピンは「Ｌ」、双方向ピン
も出力モードで「Ｌ」となり、（L,H）であれば、全出
力ピンは「Ｈ」、双方向ピンも出力モードで「Ｈ」とな
り、（H,L）であれば、全出力ピンは「Ｈ」、双方向ピ
ンは入力モードとなり、（H,H）となれば、当該制御回
路と全信号ピンが切り放され、当該論理LSIは通常動作
モードとなる。
このように、制御回路を備えた論理LSIファミリーで
は、異品種間でも、制御用入力ピンの状態により、他の
信号ピン（入力、出力、双方向ピン）の状態を共通的に
制御することができる。しかしながら、ピン仕様（ピン
番と入力ピン、出力ピン、双方向ピンの対応）は、当該
論理LSIファミリーでも品種毎に異なる。このため、論
理LSIのテスト、特に直流特性テストに際しては、ピン
番と信号ピンの対応を見極めてテストデータ（診断デー
タ）を作成する必要がある。この場合、従来は当該論理
LSIの論理構成を基に、設計者もしくは第３者が、ピン
番と入力ピン、出力ピン、双方向ピンの対応を１ピンず
つ調べて、制御用入力ピンの状態により、当該ピンが
「Ｈ」，「Ｌ」，「不定」等になる条件を見極めてテス
トデータを作成していた。
は、異品種間でも、制御用入力ピンの状態により、他の
信号ピン（入力、出力、双方向ピン）の状態を共通的に
制御することができる。しかしながら、ピン仕様（ピン
番と入力ピン、出力ピン、双方向ピンの対応）は、当該
論理LSIファミリーでも品種毎に異なる。このため、論
理LSIのテスト、特に直流特性テストに際しては、ピン
番と信号ピンの対応を見極めてテストデータ（診断デー
タ）を作成する必要がある。この場合、従来は当該論理
LSIの論理構成を基に、設計者もしくは第３者が、ピン
番と入力ピン、出力ピン、双方向ピンの対応を１ピンず
つ調べて、制御用入力ピンの状態により、当該ピンが
「Ｈ」，「Ｌ」，「不定」等になる条件を見極めてテス
トデータを作成していた。
なお、テスタビリティ向上のため制御回路を論理LSIに
備えつけることは、例えばフェアチャイルド社のLSIカ
タログ“FGC Series Advanced 2−Micron CMOS Gate Ar
ray Family"（1984年12月）に示されている。
備えつけることは、例えばフェアチャイルド社のLSIカ
タログ“FGC Series Advanced 2−Micron CMOS Gate Ar
ray Family"（1984年12月）に示されている。
従来技術においては、論理LSIのテストデータの作成に
多大な工数がかゝり、これは論理規模の増大に伴ない増
加し、データ作成ミスを起こす可能性があった。
多大な工数がかゝり、これは論理規模の増大に伴ない増
加し、データ作成ミスを起こす可能性があった。
本発明の目的は、制御用入力ピンの状態により、全入出
力信号ピンの状態を制御することができる制御回路を備
えた論理LSIファミリーについて、各論理LSI個別のテス
トデータの作成を容易化、自動化することにある。
力信号ピンの状態を制御することができる制御回路を備
えた論理LSIファミリーについて、各論理LSI個別のテス
トデータの作成を容易化、自動化することにある。
本発明は、品種毎のピン仕様は当該論理LSIの論理回路
を定義した論理記述データを引用し、これを制御用入力
ピンに設定する信号ピン状態制御信号用の制御データテ
ーブルとゝもにパソコン等に入力して、テストデータを
自動的に作成する。
を定義した論理記述データを引用し、これを制御用入力
ピンに設定する信号ピン状態制御信号用の制御データテ
ーブルとゝもにパソコン等に入力して、テストデータを
自動的に作成する。
論理記述データは当該論理LSIの製造の際に作成される
もので、これには該論理LSIのピン情報（ピン番と入力
ピン、出力ピン、双方向ピンの対応）が含まれている。
したがって、この論理記述データのピン情報と制御デー
タテーブルの制御情報とを組み合せることにより、当該
論理LSIのテストデータを容易に作成することができ
る。この作成されたテストデータにもとづき、当該論理
LSIの制御ピン、入力ピン及び入力モードの双方向ピン
に「Ｈ」あるいは「Ｌ」を設定し、出力ピン及び出力モ
ードの双方向ピンが期待通り「Ｈ」あるいは「Ｌ」にな
るかどうかテスト（直流テスト）する。
もので、これには該論理LSIのピン情報（ピン番と入力
ピン、出力ピン、双方向ピンの対応）が含まれている。
したがって、この論理記述データのピン情報と制御デー
タテーブルの制御情報とを組み合せることにより、当該
論理LSIのテストデータを容易に作成することができ
る。この作成されたテストデータにもとづき、当該論理
LSIの制御ピン、入力ピン及び入力モードの双方向ピン
に「Ｈ」あるいは「Ｌ」を設定し、出力ピン及び出力モ
ードの双方向ピンが期待通り「Ｈ」あるいは「Ｌ」にな
るかどうかテスト（直流テスト）する。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例の作業フロー図である。目的
とするLSI論理回路データを入力して（ステップ101）、
当該論理LSIの論理回路を定義した論理記述データを生
成し（ステップ102）、該論理記述データにしたがってL
SIを製造する（ステップ103）。この時、論理記述デー
タはファイル化して保存される。この論理記述データに
は当該論理LSIのピン情報が含まれているため、当該論
理LSIの直流特性テスト（DCテスト）をするにあたり、
そのピン仕様をファイル化されている論理記述データよ
り得る。このピン仕様情報と当該LSIファミリー共通の
制御データテーブルとをパソコン等に入力し（ステップ
104,105）、各信号ピンについて、その仕様（入力ピン
か、出力ピンか、双方向か）と制御データテーブルの制
御情報にもとづいて「Ｈ」，「Ｌ」，「不定」等による
条件を決定していって、DCテスト用データを作成し、フ
ァイル化する（ステップ106,107）。テストは、自動テ
スタ110に被テスト論理LSI111をセットして、ファイル
よりテストデータを入力し、テスタ制御プログラムを走
行させて行う。テスト制御プログラムはテスタ110を起
動したり、テストリミット値等を規定するものである。
とするLSI論理回路データを入力して（ステップ101）、
当該論理LSIの論理回路を定義した論理記述データを生
成し（ステップ102）、該論理記述データにしたがってL
SIを製造する（ステップ103）。この時、論理記述デー
タはファイル化して保存される。この論理記述データに
は当該論理LSIのピン情報が含まれているため、当該論
理LSIの直流特性テスト（DCテスト）をするにあたり、
そのピン仕様をファイル化されている論理記述データよ
り得る。このピン仕様情報と当該LSIファミリー共通の
制御データテーブルとをパソコン等に入力し（ステップ
104,105）、各信号ピンについて、その仕様（入力ピン
か、出力ピンか、双方向か）と制御データテーブルの制
御情報にもとづいて「Ｈ」，「Ｌ」，「不定」等による
条件を決定していって、DCテスト用データを作成し、フ
ァイル化する（ステップ106,107）。テストは、自動テ
スタ110に被テスト論理LSI111をセットして、ファイル
よりテストデータを入力し、テスタ制御プログラムを走
行させて行う。テスト制御プログラムはテスタ110を起
動したり、テストリミット値等を規定するものである。
第３図にテストデータの具体的作成例を示す。第３図に
おいて、LSI個別データである「論理記述データ」301に
は、当該論理LSIのピン情報（何番ピンが入力ピンか出
力ピンがというような情報）が含まれている。本例の場
合、１番ピンと２番ピンが入力ピン（Ｉ）、３番ピンと
４番ピンが出力ピン（Ｏ）、５番ピンと６番ピンが双方
向ピン（Ｂ）、20番ピンと21番ピンが制御用入力ピンを
示している。一方、「制御データテーブル」302には、
当該論理LSIファミリーに共通に、制御入力ピン（本例
では20ピン,21ピン）のH/Lの組み合わせで、被テストLS
Iのどの信号ピンの直流特性がテストされる状態になる
かゞテーブルとして定義されている。この論理記述デー
タ301と制御データテーブル302とを組み合せて「テスト
データ」303が作成される。こゝで作成される「テスト
データ」303は、各ステップ毎に、制御入力ピン及び、
他の信号ピンがH/Lいずれの状態になっているかが、デ
ータ化されたものである。
おいて、LSI個別データである「論理記述データ」301に
は、当該論理LSIのピン情報（何番ピンが入力ピンか出
力ピンがというような情報）が含まれている。本例の場
合、１番ピンと２番ピンが入力ピン（Ｉ）、３番ピンと
４番ピンが出力ピン（Ｏ）、５番ピンと６番ピンが双方
向ピン（Ｂ）、20番ピンと21番ピンが制御用入力ピンを
示している。一方、「制御データテーブル」302には、
当該論理LSIファミリーに共通に、制御入力ピン（本例
では20ピン,21ピン）のH/Lの組み合わせで、被テストLS
Iのどの信号ピンの直流特性がテストされる状態になる
かゞテーブルとして定義されている。この論理記述デー
タ301と制御データテーブル302とを組み合せて「テスト
データ」303が作成される。こゝで作成される「テスト
データ」303は、各ステップ毎に、制御入力ピン及び、
他の信号ピンがH/Lいずれの状態になっているかが、デ
ータ化されたものである。
第２図は本発明の他の実施例の作業フロー図を示したも
ので、第１図と異なる点は、当該論理LSIの個別のピン
仕様情報と当該論理LSIファミリー共通の制御データテ
ーブルを組み合せる他に、更にテスタの制御データテー
ブルをも組み合せて「DCテスト用データ＋テスタ制御プ
ログラム」を生成することである。
ので、第１図と異なる点は、当該論理LSIの個別のピン
仕様情報と当該論理LSIファミリー共通の制御データテ
ーブルを組み合せる他に、更にテスタの制御データテー
ブルをも組み合せて「DCテスト用データ＋テスタ制御プ
ログラム」を生成することである。
第２図に対応する具体的作成例を第４図に示す。第４図
において、「論理記述データ」401及び「制御データ・
テーブル」402は第３図と同様である。こゝでは、これ
らに「テスタ制御データ・テーブル」403をも組み合わ
せて、「テストデータ＋ラスタ制御プログラム」404を
生成する。「テスタ制御データ・テーブル」403には、
電源設定値、各直流パラメータのリミット値等をテーブ
ルとして定義している。作成された「テストデータ＋テ
スタ制御プログラム」404は、テスト条件の設定、テス
タの起動命令から、DCパラメータ・テストデータ（何番
ピンがＨ、何番ピンがＬというデータ）、テストリミッ
ト値、テスト後の処理命令等がプログラムとして生成さ
れたものである。
において、「論理記述データ」401及び「制御データ・
テーブル」402は第３図と同様である。こゝでは、これ
らに「テスタ制御データ・テーブル」403をも組み合わ
せて、「テストデータ＋ラスタ制御プログラム」404を
生成する。「テスタ制御データ・テーブル」403には、
電源設定値、各直流パラメータのリミット値等をテーブ
ルとして定義している。作成された「テストデータ＋テ
スタ制御プログラム」404は、テスト条件の設定、テス
タの起動命令から、DCパラメータ・テストデータ（何番
ピンがＨ、何番ピンがＬというデータ）、テストリミッ
ト値、テスト後の処理命令等がプログラムとして生成さ
れたものである。
第２図の構成では、この「テストデータ＋テスタ制御プ
ログラム」を直接テスタ210にかけることにより、テス
タ側へ別途の制御プログラムを組むことなく、被テスト
LSI211がテストされる。
ログラム」を直接テスタ210にかけることにより、テス
タ側へ別途の制御プログラムを組むことなく、被テスト
LSI211がテストされる。
本発明によれば、同一ファミリーで多品種に渡る大規模
論理集積回路の直流特性を自動テスタでテストする場
合、そのテストデータの作成に人手工数がかゝらず、更
に論理設計者も、テスト用制御回路を認識する必要はな
く、論理設計の面でもテストデータ作成の面でも、余分
な作業から開放される。
論理集積回路の直流特性を自動テスタでテストする場
合、そのテストデータの作成に人手工数がかゝらず、更
に論理設計者も、テスト用制御回路を認識する必要はな
く、論理設計の面でもテストデータ作成の面でも、余分
な作業から開放される。
品種別のピン仕様は、当該論理集積回路の論理回路デー
タから引用すること、更に制御入力ピンに与える信号も
ファミリーの中で共通であることから、データ作成ミス
の可能性もなく、テストデータのステップ数も数ステッ
プで済む。
タから引用すること、更に制御入力ピンに与える信号も
ファミリーの中で共通であることから、データ作成ミス
の可能性もなく、テストデータのステップ数も数ステッ
プで済む。
この様に、本発明によれば、膨大な設計工数の低減、テ
ストデータデバッグ工数の低減がはかれる。
ストデータデバッグ工数の低減がはかれる。
第１図及び第２図は本発明の一実施例の作業フロー図、
第３図及び第４図はテストデータの具体的作成例を示す
図、第５図は一般的論理LSIチップの概念図及びその一
部拡大図、第６図は入出力ピン制御回路を備えた論理LS
チップの概念図及びその一部拡大図である。 10……LSIチップ、11……一般信号用ボンディングパッ
ド、12……入出力バッファ領域、13……内部論理領域、
21……制御回路バッファ部、22……制御回路配線、301
……論理記述データ、302……制御データテーブル、303
……テストデータ、110……自動テスタ。
第３図及び第４図はテストデータの具体的作成例を示す
図、第５図は一般的論理LSIチップの概念図及びその一
部拡大図、第６図は入出力ピン制御回路を備えた論理LS
チップの概念図及びその一部拡大図である。 10……LSIチップ、11……一般信号用ボンディングパッ
ド、12……入出力バッファ領域、13……内部論理領域、
21……制御回路バッファ部、22……制御回路配線、301
……論理記述データ、302……制御データテーブル、303
……テストデータ、110……自動テスタ。
Claims (2)
- 【請求項１】異品種間で機能、本数が共通な制御入力ピ
ンを有し、当該制御入力ピンに、異品種間でも画一的な
入力状態を設定することにより、当該大規模集積回路の
任意の信号ピンを所望の状態に設定することが可能な制
御回路を有する大規模集積回路ファミリーについて、当
該大規模集積回路の論理構成を定義した論理記述データ
より個別ピン仕様を得、該個別ピン仕様と前記制御入力
ピンに設定する画一的入力とを組み合わせて、当該大規
模集積回路の任意の信号ピンを被テスト状態に設定する
テストデータを生成することを特徴とする大規模集積回
路のテストデータ作成方法。 - 【請求項２】前記当該大規模集積回路の論理構成を定義
した論理記述データより得た個別ピン仕様と前記制御入
力ピンに設定する画一的入力条件の他に、当該大規模集
積回路をテストするテスタの制御データとを組み合わせ
て、当該大規模集積回路の任意の信号ピンを被測定状態
に設定するテストデータ及びテスト制御プログラムを生
成することを特徴とする特許請求の範囲第１項記載の大
規模集積回路のテストデータ作成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61286290A JPH06105284B2 (ja) | 1986-12-01 | 1986-12-01 | 大規模集積回路のテストデ−タ作成方法 |
| US07/126,834 US4903267A (en) | 1986-12-01 | 1987-11-30 | Method of generating test data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61286290A JPH06105284B2 (ja) | 1986-12-01 | 1986-12-01 | 大規模集積回路のテストデ−タ作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63139266A JPS63139266A (ja) | 1988-06-11 |
| JPH06105284B2 true JPH06105284B2 (ja) | 1994-12-21 |
Family
ID=17702464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61286290A Expired - Lifetime JPH06105284B2 (ja) | 1986-12-01 | 1986-12-01 | 大規模集積回路のテストデ−タ作成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4903267A (ja) |
| JP (1) | JPH06105284B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2219172B (en) * | 1988-03-30 | 1992-07-08 | Plessey Co Plc | A data path checking system |
| JPH032679A (ja) * | 1989-02-23 | 1991-01-09 | Texas Instr Inc <Ti> | テスト・データ・フォーマッター |
| US5046033A (en) * | 1989-08-09 | 1991-09-03 | Unisys Corporation | System for transferring test program information |
| JPH03201035A (ja) * | 1989-10-24 | 1991-09-02 | Matsushita Electric Ind Co Ltd | 検査系列生成方法 |
| US5206862A (en) * | 1991-03-08 | 1993-04-27 | Crosscheck Technology, Inc. | Method and apparatus for locally deriving test signals from previous response signals |
| US5493683A (en) * | 1992-12-29 | 1996-02-20 | Intel Corporation | Register for identifying processor characteristics |
| US5475695A (en) * | 1993-03-19 | 1995-12-12 | Semiconductor Diagnosis & Test Corporation | Automatic failure analysis system |
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1987
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