JPH0769864B2 - コンピュータ・メモリ・システム - Google Patents
コンピュータ・メモリ・システムInfo
- Publication number
- JPH0769864B2 JPH0769864B2 JP4330136A JP33013692A JPH0769864B2 JP H0769864 B2 JPH0769864 B2 JP H0769864B2 JP 4330136 A JP4330136 A JP 4330136A JP 33013692 A JP33013692 A JP 33013692A JP H0769864 B2 JPH0769864 B2 JP H0769864B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- array
- line
- bus
- bus lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置及び主メ
モリまたは他のメモリ・レベルの間で少なくとも２つの
中間メモリ・レベルを有するコンピュータ・メモリ・シ
ステムに関する。
モリまたは他のメモリ・レベルの間で少なくとも２つの
中間メモリ・レベルを有するコンピュータ・メモリ・シ
ステムに関する。
【０００２】
【従来の技術】このようなメモリ・システムにおいて、
中間メモリ・レベルは、一般に、動作速度及び中央処理
装置のコストを増加させるが、中央処理装置に対するメ
モリ・レベルの近さに直接に関係してサイズを減小させ
る。プログラムの実行の間、データ及びインストラクシ
ヨンはメモリ・レベル間で交換され、（ａ）中央処理装
置に近いメモリ・レベル中のデータの変更を反映するよ
う中央処理装置から遠いメモリ・レベルを更新し、
（ｂ）プログラムの実行を続行する必要上、データ及び
インストラクシヨンを中央処理装置から遠いメモリ・レ
ベルから中央処理装置に近いメモリ・レベルへ転送す
る。
中間メモリ・レベルは、一般に、動作速度及び中央処理
装置のコストを増加させるが、中央処理装置に対するメ
モリ・レベルの近さに直接に関係してサイズを減小させ
る。プログラムの実行の間、データ及びインストラクシ
ヨンはメモリ・レベル間で交換され、（ａ）中央処理装
置に近いメモリ・レベル中のデータの変更を反映するよ
う中央処理装置から遠いメモリ・レベルを更新し、
（ｂ）プログラムの実行を続行する必要上、データ及び
インストラクシヨンを中央処理装置から遠いメモリ・レ
ベルから中央処理装置に近いメモリ・レベルへ転送す
る。
【０００３】コンピュータ・メモリ・システムの全体の
性能は、メモリ階層の各レベルの速度及びプログラムの
実行のために必要な情報が中央処理装置に最も近いメモ
リ・レベル中に発見されなかった時に、メモリ階層のレ
ベルの間でデータを転送するのに必要とされる時間に関
係する。メモリ・レベル間で転送するのに必要とされる
時間は、転送されるデータの量（例えば、キヤッシュ・
ラインのサイズ）、要求されたデータが存在するメモリ
・レベルのアクセス・タイム及びメモリ階層中のメモリ
・レベル間のパスの幅に比例する。また、コンピュータ
・メモリ・システムの性能は、メモリ・レベル、プロセ
ッサ及び主メモリの間のポートの数及び各メモリ・レベ
ルのサイズに依存する。
性能は、メモリ階層の各レベルの速度及びプログラムの
実行のために必要な情報が中央処理装置に最も近いメモ
リ・レベル中に発見されなかった時に、メモリ階層のレ
ベルの間でデータを転送するのに必要とされる時間に関
係する。メモリ・レベル間で転送するのに必要とされる
時間は、転送されるデータの量（例えば、キヤッシュ・
ラインのサイズ）、要求されたデータが存在するメモリ
・レベルのアクセス・タイム及びメモリ階層中のメモリ
・レベル間のパスの幅に比例する。また、コンピュータ
・メモリ・システムの性能は、メモリ・レベル、プロセ
ッサ及び主メモリの間のポートの数及び各メモリ・レベ
ルのサイズに依存する。
【０００４】
【発明が解決しようとする課題】本発明の目的は、第１
及び第２中間メモリ・レベル、主メモリ・レベルから第
２中間メモリ・レベルをバイパスして第１中間メモリ・
レベルへ至るデータ転送路並びに主メモリ・レベルから
第１中間メモリ・レベルをバイパスして第２中間メモリ
・レベルへ至るデータ転送路を有するコンピュータ・メ
モリ・システムを提供することにある。
及び第２中間メモリ・レベル、主メモリ・レベルから第
２中間メモリ・レベルをバイパスして第１中間メモリ・
レベルへ至るデータ転送路並びに主メモリ・レベルから
第１中間メモリ・レベルをバイパスして第２中間メモリ
・レベルへ至るデータ転送路を有するコンピュータ・メ
モリ・システムを提供することにある。
【０００５】本発明の他の目的は、中央処理装置が主メ
モリ・レベル及び第２中間メモリ・レベルの間のデータ
転送と同時に、第１中間メモリ・レベルのデータを処理
できるコンピュータ・メモリ・システムを提供すること
にある。
モリ・レベル及び第２中間メモリ・レベルの間のデータ
転送と同時に、第１中間メモリ・レベルのデータを処理
できるコンピュータ・メモリ・システムを提供すること
にある。
【０００６】本発明の他の目的は、第１及び第２の中間
メモリ・レベルの間に、パス幅の広い高速度のデータ転
送路を有するコンピュータ・メモリ・システムを提供す
ることにある。
メモリ・レベルの間に、パス幅の広い高速度のデータ転
送路を有するコンピュータ・メモリ・システムを提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明に従ったコンピュ
ータ・メモリ・システムは、第１のアクセス・タイムを
持つ複数個のメモリ・セルを有する第１メモリ・アレイ
を含んでいる。第１メモリ・アレイ中の各メモリ・セル
は、イネーブル入力及びビット・ラインを有する。第１
メモリ・アレイは複数本のバス・ラインを有する。各バ
ス・ラインは、第１メモリ・アレイの複数個のセルのビ
ット・ラインと通信する。
ータ・メモリ・システムは、第１のアクセス・タイムを
持つ複数個のメモリ・セルを有する第１メモリ・アレイ
を含んでいる。第１メモリ・アレイ中の各メモリ・セル
は、イネーブル入力及びビット・ラインを有する。第１
メモリ・アレイは複数本のバス・ラインを有する。各バ
ス・ラインは、第１メモリ・アレイの複数個のセルのビ
ット・ラインと通信する。
【０００８】更に、本発明のコンピュータ・メモリ・シ
ステムは、第１のアクセス・タイムよりも低速度の第２
のアクセス・タイムを持つ複数個のメモリ・セルを有す
る第２メモリ・アレイを含んでいる。第２メモリ・アレ
イ中の各メモリ・セルは、イネーブル入力及びビット・
ラインを有する。第２メモリ・アレイは複数本のバス・
ラインを有する。各バス・ラインは第２メモリ・アレイ
の複数個のセルと通信する。第２メモリ・アレイ中のバ
ス・ラインは、第１メモリ・アレイ中のバス・ラインと
少なくとも同数にされる。
ステムは、第１のアクセス・タイムよりも低速度の第２
のアクセス・タイムを持つ複数個のメモリ・セルを有す
る第２メモリ・アレイを含んでいる。第２メモリ・アレ
イ中の各メモリ・セルは、イネーブル入力及びビット・
ラインを有する。第２メモリ・アレイは複数本のバス・
ラインを有する。各バス・ラインは第２メモリ・アレイ
の複数個のセルと通信する。第２メモリ・アレイ中のバ
ス・ラインは、第１メモリ・アレイ中のバス・ラインと
少なくとも同数にされる。
【０００９】また、本発明に従ったコンピュータ・メモ
リ・システムは、複数個のメモリ・セルを有する第１バ
ッファ・アレイを含んでいる。第１バッファ・アレイ中
の各メモリ・セルは少なくとも第１及び第２イネーブル
入力及びビット・ラインを有する。第１バッファ・アレ
イは第１及び第２組のバス・ラインを有する。第１組の
各バス・ラインは、第１バッファ・アレイ・セルの１つ
のセルのみのビット・ラインと通信する。第１組のバス
・ラインは、第１メモリ・アレイ中のバス・ラインと同
数のバス・ラインを有する。第１組の各バス・ライン
は、第１メモリ・アレイの関連バス・ライン及び第２メ
モリ・アレイの関連バス・ラインと通信する。第１バッ
ファ・アレイのバス・ラインの第２組の各バス・ライン
は、第１バッファ・アレイの複数個のセルのバス・ライ
ンと通信する。第２組のバス・ラインは第１メモリ・ア
レイ中のバス・ラインの数よりも少ない数のバス・ライ
ンを有する。
リ・システムは、複数個のメモリ・セルを有する第１バ
ッファ・アレイを含んでいる。第１バッファ・アレイ中
の各メモリ・セルは少なくとも第１及び第２イネーブル
入力及びビット・ラインを有する。第１バッファ・アレ
イは第１及び第２組のバス・ラインを有する。第１組の
各バス・ラインは、第１バッファ・アレイ・セルの１つ
のセルのみのビット・ラインと通信する。第１組のバス
・ラインは、第１メモリ・アレイ中のバス・ラインと同
数のバス・ラインを有する。第１組の各バス・ライン
は、第１メモリ・アレイの関連バス・ライン及び第２メ
モリ・アレイの関連バス・ラインと通信する。第１バッ
ファ・アレイのバス・ラインの第２組の各バス・ライン
は、第１バッファ・アレイの複数個のセルのバス・ライ
ンと通信する。第２組のバス・ラインは第１メモリ・ア
レイ中のバス・ラインの数よりも少ない数のバス・ライ
ンを有する。
【００１０】本発明の他の特徴によれば、本発明のコン
ピュータ・メモリ・システムは、複数個のメモリ・セル
を有する第２バッファ・アレイを含んでいる。第２バッ
ファ・アレイ中の各メモリ・セルは、少なくとも第１及
び第２のイネーブル入力及びビット・ラインを有する。
第２バッファ・アレイ第３及び第４組のバス・ラインを
有する。第３組の各バス・ラインは、第２バッファ・ア
レイ・セルの１つのセルのみのビット・ラインと通信す
る。第３組のバス・ラインは、第２メモリ・アレイ中の
バス・ラインと同数のバス・ラインを含んでいる。第３
組の各バス・ラインは、第１メモリ・アレイの関連バス
・ライン及び第２メモリ・アレイの関連バス・ラインと
通信する。第４組の各バス・ラインは第２バッファ・ア
レイの複数のセルのビット・ラインと通信する。第４組
のバス・ラインの数は第１メモリ・アレイ中のバス・ラ
インの数よりも少ない。
ピュータ・メモリ・システムは、複数個のメモリ・セル
を有する第２バッファ・アレイを含んでいる。第２バッ
ファ・アレイ中の各メモリ・セルは、少なくとも第１及
び第２のイネーブル入力及びビット・ラインを有する。
第２バッファ・アレイ第３及び第４組のバス・ラインを
有する。第３組の各バス・ラインは、第２バッファ・ア
レイ・セルの１つのセルのみのビット・ラインと通信す
る。第３組のバス・ラインは、第２メモリ・アレイ中の
バス・ラインと同数のバス・ラインを含んでいる。第３
組の各バス・ラインは、第１メモリ・アレイの関連バス
・ライン及び第２メモリ・アレイの関連バス・ラインと
通信する。第４組の各バス・ラインは第２バッファ・ア
レイの複数のセルのビット・ラインと通信する。第４組
のバス・ラインの数は第１メモリ・アレイ中のバス・ラ
インの数よりも少ない。
【００１１】第１及び第２メモリ・アレイ並びに第１及
び第２バッファ・アレイは、単一の集積回路中に形成さ
れるのが好ましい。例えば、第１メモリ・セルはスタテ
ィック・ランダム・アクセス・メモリ（ＳＲＡＭ）であ
る。第２メモリ・アレイは、例えば、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）である。また、
第２メモリ・アレイは、転送されるデータの一貫性を保
証するために、エラー訂正回路を含むことができる。
び第２バッファ・アレイは、単一の集積回路中に形成さ
れるのが好ましい。例えば、第１メモリ・セルはスタテ
ィック・ランダム・アクセス・メモリ（ＳＲＡＭ）であ
る。第２メモリ・アレイは、例えば、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）である。また、
第２メモリ・アレイは、転送されるデータの一貫性を保
証するために、エラー訂正回路を含むことができる。
【００１２】
【実施例】本発明に従つたコンピュータ・メモリ・シス
テムの実施例が図１に示されている。このコンピュータ
・メモリ・システムは、第１メモリ・アレイ２０、第２
メモリ・アレイ２２及び第１バッファ・アレイ２４を含
んでいる。
テムの実施例が図１に示されている。このコンピュータ
・メモリ・システムは、第１メモリ・アレイ２０、第２
メモリ・アレイ２２及び第１バッファ・アレイ２４を含
んでいる。
【００１３】第１メモリ・アレイ２０は、例えば、スタ
ティック・ランダム・アクセス・メモリである。図２は
第１メモリ・アレイの一部を模式的に示す図である。第
１メモリ・アレイは複数個のメモリ・セルを含んでい
る。図２において、ライン０上のメモリ・セル０乃至７
及びラインＮ上のメモリ・セル０乃至７が示されてい
る。
ティック・ランダム・アクセス・メモリである。図２は
第１メモリ・アレイの一部を模式的に示す図である。第
１メモリ・アレイは複数個のメモリ・セルを含んでい
る。図２において、ライン０上のメモリ・セル０乃至７
及びラインＮ上のメモリ・セル０乃至７が示されてい
る。
【００１４】図３は、図２のメモリ・アレイ中で使用す
るための６トランジスタ・メモリ・セルの例を示す模式
図である。各メモリ・セルは、イネーブル入力２６並び
にデータの書き込み及び読み取りの両方に用いるための
１対のビット・ライン２８を有する。
るための６トランジスタ・メモリ・セルの例を示す模式
図である。各メモリ・セルは、イネーブル入力２６並び
にデータの書き込み及び読み取りの両方に用いるための
１対のビット・ライン２８を有する。
【００１５】この実施例において、トランジスタ３０及
び３１は、ｎチヤネル・エンハンスメント・タイプ電界
効果トランジスタであり、他方、トランジスタ３２及び
３３は、ｐチヤネル・エンハンスメント・タイプ電界効
果トランジスタである。トランジスタ３０及び３２のゲ
ートに高い電圧が印加された時、トランジスタ３０は導
通するが、トランジスタ３２は導通しない。トランジス
タ３０及び３２のゲートに低い電圧が印加された時、ト
ランジスタ３２は導通するが、トランジスタ３０は導通
しない。その結果、メモリ・セルは、ノード３４に高い
電圧を印加し、かつノード３６に低い電圧を印加する
か、またはノード３４に低い電圧を印加し、かつノード
３６に高い電圧を印加するかのいずれかによってデー
タ’０’または’１’をストアすることができる。
び３１は、ｎチヤネル・エンハンスメント・タイプ電界
効果トランジスタであり、他方、トランジスタ３２及び
３３は、ｐチヤネル・エンハンスメント・タイプ電界効
果トランジスタである。トランジスタ３０及び３２のゲ
ートに高い電圧が印加された時、トランジスタ３０は導
通するが、トランジスタ３２は導通しない。トランジス
タ３０及び３２のゲートに低い電圧が印加された時、ト
ランジスタ３２は導通するが、トランジスタ３０は導通
しない。その結果、メモリ・セルは、ノード３４に高い
電圧を印加し、かつノード３６に低い電圧を印加する
か、またはノード３４に低い電圧を印加し、かつノード
３６に高い電圧を印加するかのいずれかによってデー
タ’０’または’１’をストアすることができる。
【００１６】イネーブル入力２６に印加されたゲート電
圧がトランジスタ３８を導通させた時、メモリ・セル中
のデータをライン２８上に読み出しまたはライン２８上
のデータはメモリ・セルに書き込むことができる。
圧がトランジスタ３８を導通させた時、メモリ・セル中
のデータをライン２８上に読み出しまたはライン２８上
のデータはメモリ・セルに書き込むことができる。
【００１７】図２に戻って説明すると、メモリ・アレイ
の１つのラインのメモリ・セルのイネーブル入力２６は
ワード・ライン４０に接続されている。
の１つのラインのメモリ・セルのイネーブル入力２６は
ワード・ライン４０に接続されている。
【００１８】第１メモリ・アレイは、メモリ・セルにデ
ータを書き込むための複数本のバス・ライン４２及びメ
モリ・セルからデータを読み取るための複数本のバス・
ライン４３を持っている。図２に示したように、バス・
ライン４２及び４３はメモリ・アレイの両端部で終端し
ている。然しながら、これらバス・ラインは、両方のラ
インが第１のメモリ・アレイ２０の一方の側で中央処理
ユニットと通信し、第１のメモリ・アレイの他方の側で
コンピュータ・メモリ・システムと通信するように拡張
できる。各バス・ラインは、単一の導体でもよいし、図
３に示したメモリ・セルが用いられる場合は１対の導体
でよい。
ータを書き込むための複数本のバス・ライン４２及びメ
モリ・セルからデータを読み取るための複数本のバス・
ライン４３を持っている。図２に示したように、バス・
ライン４２及び４３はメモリ・アレイの両端部で終端し
ている。然しながら、これらバス・ラインは、両方のラ
インが第１のメモリ・アレイ２０の一方の側で中央処理
ユニットと通信し、第１のメモリ・アレイの他方の側で
コンピュータ・メモリ・システムと通信するように拡張
できる。各バス・ラインは、単一の導体でもよいし、図
３に示したメモリ・セルが用いられる場合は１対の導体
でよい。
【００１９】各バス・ライン、即ち１対のバス・ライン
４２及び４３は、複数個の第１メモリ・アレイ・セルの
ビット・ラインと通信する。図２に示した例において
は、バス・ライン４２は、メモリ・セル中にデータを書
き込むためのビット・ライン・スイッチ４４によってビ
ット・ラインと通信する。バス・ライン４３は、メモリ
・セルからデータを読み取るために、ビット・ライン・
スイッチ４５及び感知増幅器４６によってビット・ライ
ンと通信する。ビット・ライン・スイッチ４４及び４５
のゲート電極は、データが書き込まれ、あるいは、デー
タが読み取られるメモリ・アレイの所定のライン上の１
つ以上のメモリ・セルのためのビット選択ラインに接続
されている。
４２及び４３は、複数個の第１メモリ・アレイ・セルの
ビット・ラインと通信する。図２に示した例において
は、バス・ライン４２は、メモリ・セル中にデータを書
き込むためのビット・ライン・スイッチ４４によってビ
ット・ラインと通信する。バス・ライン４３は、メモリ
・セルからデータを読み取るために、ビット・ライン・
スイッチ４５及び感知増幅器４６によってビット・ライ
ンと通信する。ビット・ライン・スイッチ４４及び４５
のゲート電極は、データが書き込まれ、あるいは、デー
タが読み取られるメモリ・アレイの所定のライン上の１
つ以上のメモリ・セルのためのビット選択ラインに接続
されている。
【００２０】図１を参照すると、コンピュータ・メモリ
・システムは、更に、ダイナミック・ランダム・アクセ
ス・メモリである第２メモリ・アレイ２２を含んでい
る。第２メモリ・アレイ２２は、第１メモリ・アレイ２
０のアクセス・タイムよりも低い速度の第２のアクセス
・タイムを有する複数個のメモリ・セルを含んでいる。
第２メモリ・セルの中のメモリ・セルの数は、第１メモ
リ・アレイ２０中のメモリ・セルの数よりも大きい。代
表例でいえば、第２メモリ・アレイ２２は第１メモリ・
アレイよりも低価格であり、第２メモリ・アレイ２２の
中のメモリ・セルは第１メモリ・アレイ２０の中のメモ
リ・セルより高密度で実装されている。
・システムは、更に、ダイナミック・ランダム・アクセ
ス・メモリである第２メモリ・アレイ２２を含んでい
る。第２メモリ・アレイ２２は、第１メモリ・アレイ２
０のアクセス・タイムよりも低い速度の第２のアクセス
・タイムを有する複数個のメモリ・セルを含んでいる。
第２メモリ・セルの中のメモリ・セルの数は、第１メモ
リ・アレイ２０中のメモリ・セルの数よりも大きい。代
表例でいえば、第２メモリ・アレイ２２は第１メモリ・
アレイよりも低価格であり、第２メモリ・アレイ２２の
中のメモリ・セルは第１メモリ・アレイ２０の中のメモ
リ・セルより高密度で実装されている。
【００２１】図４は第２メモリ・アレイの一部を示す模
式図である。図４において、第２メモリ・アレイ２２の
ライン０上のメモリ・セル０乃至１５及びラインＮ上の
メモリ・セル０乃至１５が示されている。
式図である。図４において、第２メモリ・アレイ２２の
ライン０上のメモリ・セル０乃至１５及びラインＮ上の
メモリ・セル０乃至１５が示されている。
【００２２】図５において、図４に示したダイナミック
・ランダム・アクセス・メモリの一部がより詳細に示さ
れている。この例の第２メモリ・アレイの各メモリ・セ
ルはトランジスタ５０及びデータ用コンデンサ５２を含
んでいる。メモリ・セルはデータ用コンデンサ５２に跨
がる電圧が高いか、低いかによってデータ’０’また
は’１’をストアする。適当な信号がメモリ・セルのイ
ネーブル入力５４に印加された時、ビット・ライン５６
はコンデンサ５２からデータを読み取るかまたはコンデ
ンサ５２中にデータを書き込むかの何れかを行うように
コンデンサ５２と通信する。コンデンサ５２からデータ
を読み取るために、基準用コンデンサ５８中に基準電荷
がストアされている。トランジスタ・スイッチ５９が閉
じられた時、トランジスタ６０はバス・ライン上に出力
信号を出力するためにコンデンサ５２から読み出された
電圧を基準用コンデンサ５８中の基準電荷と比較する。
・ランダム・アクセス・メモリの一部がより詳細に示さ
れている。この例の第２メモリ・アレイの各メモリ・セ
ルはトランジスタ５０及びデータ用コンデンサ５２を含
んでいる。メモリ・セルはデータ用コンデンサ５２に跨
がる電圧が高いか、低いかによってデータ’０’また
は’１’をストアする。適当な信号がメモリ・セルのイ
ネーブル入力５４に印加された時、ビット・ライン５６
はコンデンサ５２からデータを読み取るかまたはコンデ
ンサ５２中にデータを書き込むかの何れかを行うように
コンデンサ５２と通信する。コンデンサ５２からデータ
を読み取るために、基準用コンデンサ５８中に基準電荷
がストアされている。トランジスタ・スイッチ５９が閉
じられた時、トランジスタ６０はバス・ライン上に出力
信号を出力するためにコンデンサ５２から読み出された
電圧を基準用コンデンサ５８中の基準電荷と比較する。
【００２３】図４を参照すると、メモリ・アレイのライ
ン上のメモリ・セルのイネーブル入力はワード・ライン
６２に接続されている。また、第２メモリ・アレイ２２
は複数本のバス・ライン６４を持っており、その内の１
本が図４に示されている。
ン上のメモリ・セルのイネーブル入力はワード・ライン
６２に接続されている。また、第２メモリ・アレイ２２
は複数本のバス・ライン６４を持っており、その内の１
本が図４に示されている。
【００２４】各バス・ラインは、ビット・ライン・スイ
ッチ６６及びデータ入力ドライバ６８またはデータ出力
ドライバ７０かの何れか及びインターフエース回路７２
によって、第２メモリ・アレイの複数個のセルのビット
・ラインと通信する。代案として、データ入力ドライバ
６８及びデータ出力ドライバ７０のために別個のバス・
ラインを設けてもよい。インターフエース回路７２は図
３に示した交差結合トランジスタ６０によって形成され
た感知増幅器を一部に含んでいる。
ッチ６６及びデータ入力ドライバ６８またはデータ出力
ドライバ７０かの何れか及びインターフエース回路７２
によって、第２メモリ・アレイの複数個のセルのビット
・ラインと通信する。代案として、データ入力ドライバ
６８及びデータ出力ドライバ７０のために別個のバス・
ラインを設けてもよい。インターフエース回路７２は図
３に示した交差結合トランジスタ６０によって形成され
た感知増幅器を一部に含んでいる。
【００２５】第２メモリ・アレイ２２中のバス・ライン
６４の数は、第１メモリ・アレイ２０中のバス・ライン
の数と少なくとも同数である。図４に示されているよう
に、ビット・ライン・スイッチ６６のゲート電極は、デ
ータが書き込まれあるいはデータが読み取られる１つま
たはそれ以上のメモリ・セルを選択するためにビット選
択ライン７４に接続される。
６４の数は、第１メモリ・アレイ２０中のバス・ライン
の数と少なくとも同数である。図４に示されているよう
に、ビット・ライン・スイッチ６６のゲート電極は、デ
ータが書き込まれあるいはデータが読み取られる１つま
たはそれ以上のメモリ・セルを選択するためにビット選
択ライン７４に接続される。
【００２６】本発明に従ったコンピュータ・メモリ・シ
ステムは、図１に示されたような第１バッファ・アレイ
２４を含んでいる。この実施例の第１バッファ・アレイ
の部分は、図６に細部が示されている。第１バッファ・
アレイは複数個のメモリ・セルを含んでいる。メモリ・
セル０乃至７が図６に示されている。例えば、第１バッ
ファ・アレイ２４の中の各メモリ・セルは、図３に示さ
れた第１メモリ・アレイと同じタイプのものでよい。
ステムは、図１に示されたような第１バッファ・アレイ
２４を含んでいる。この実施例の第１バッファ・アレイ
の部分は、図６に細部が示されている。第１バッファ・
アレイは複数個のメモリ・セルを含んでいる。メモリ・
セル０乃至７が図６に示されている。例えば、第１バッ
ファ・アレイ２４の中の各メモリ・セルは、図３に示さ
れた第１メモリ・アレイと同じタイプのものでよい。
【００２７】図６を参照すると、第１バッファ・アレイ
中の各メモリ・セルは、少なくとも第１イネーブル入力
７６及び第２イネーブル入力７８を有する。第１イネー
ブル入力７６の１つに適当な信号を印加することによっ
て、第１のグループのビット・ライン・スイッチ８０か
または第２のグループのビット・ライン・スイッチ８２
かの何れかがメモリ・セル０乃至３かメモリ・セル４乃
至７の何れかを選択する。第２イネーブル入力７８に適
当な電圧を印加することによって、第１バッファ・アレ
イのすべてのメモリ・セルが選択される。
中の各メモリ・セルは、少なくとも第１イネーブル入力
７６及び第２イネーブル入力７８を有する。第１イネー
ブル入力７６の１つに適当な信号を印加することによっ
て、第１のグループのビット・ライン・スイッチ８０か
または第２のグループのビット・ライン・スイッチ８２
かの何れかがメモリ・セル０乃至３かメモリ・セル４乃
至７の何れかを選択する。第２イネーブル入力７８に適
当な電圧を印加することによって、第１バッファ・アレ
イのすべてのメモリ・セルが選択される。
【００２８】例えば、第１バッファ・アレイの各メモリ
・セルは、図３に示したように、メモリ・セル中にデー
タを書き込み、メモリ・セルからデータを読み取るため
の１対のビット・ライン２８を有する。第１バッファ・
アレイ２４は第１組のバス・ライン８４及び第２組のバ
ス・ライン８６を有する。各バス・ライン８４は、図６
に示したように、第１バッファ・アレイ・セルのただ１
つのビット・ラインと通信する。第１組のバス・ライン
８４は、第１メモリ・アレイ中のバス・ラインの数と同
数のバス・ラインを含んでいる。各第１バッファ・アレ
イのバス・ライン８４は、バッファ・アレイの両側に端
子を持っているので、各バス・ライン８４は、バッファ
・アレイの一方の側の第１メモリ・アレイ２０の関連し
たバス・ライン４２と通信することができ、そして、バ
ッファ・アレイ２４の他方の側の第２メモリ・アレイ２
２の関連したバス・ライン６４と通信することができ
る。
・セルは、図３に示したように、メモリ・セル中にデー
タを書き込み、メモリ・セルからデータを読み取るため
の１対のビット・ライン２８を有する。第１バッファ・
アレイ２４は第１組のバス・ライン８４及び第２組のバ
ス・ライン８６を有する。各バス・ライン８４は、図６
に示したように、第１バッファ・アレイ・セルのただ１
つのビット・ラインと通信する。第１組のバス・ライン
８４は、第１メモリ・アレイ中のバス・ラインの数と同
数のバス・ラインを含んでいる。各第１バッファ・アレ
イのバス・ライン８４は、バッファ・アレイの両側に端
子を持っているので、各バス・ライン８４は、バッファ
・アレイの一方の側の第１メモリ・アレイ２０の関連し
たバス・ライン４２と通信することができ、そして、バ
ッファ・アレイ２４の他方の側の第２メモリ・アレイ２
２の関連したバス・ライン６４と通信することができ
る。
【００２９】第２組の各バス・ライン８６は、ビット・
ライン・スイッチ８０または８２により、データ入力ド
ライバ８８及びデータ出力ドライバ９０によって第１バ
ッファ・アレイの複数個のセルのビット・ラインと通信
する。第２組のバス・ラインは第１メモリ・アレイ中の
バス・ラインの数よりも少ない数のバス・ライン８６を
含んでいる。
ライン・スイッチ８０または８２により、データ入力ド
ライバ８８及びデータ出力ドライバ９０によって第１バ
ッファ・アレイの複数個のセルのビット・ラインと通信
する。第２組のバス・ラインは第１メモリ・アレイ中の
バス・ラインの数よりも少ない数のバス・ライン８６を
含んでいる。
【００３０】図１に戻って、本発明のコンピュータ・メ
モリ・システムは複数個のメモリ・セルを有する第２バ
ッファ・アレイ９２を含むのが好ましい。第２バッファ
・アレイ中の各メモリ・セルは、少なくとも第１及び第
２イネーブル入力及びビット・ラインを持っている。第
２バッファ・アレイは、各バス・ラインが第２バッファ
・アレイのセルのただ１つのビット・ラインと通信する
第３組のバス・ラインを持っている。第３組は、第２メ
モリ・アレイ中のバス・ラインの数と等しい数のバス・
ラインを含んでいる。第２バッファ・アレイ９２の第３
組の各バス・ラインは、第１メモリ・アレイの関連バス
・ライン及び第２メモリ・アレイの関連バス・ラインと
通信する。また、第２バッファ・アレイは、各バス・ラ
インが第２バッファ・アレイの複数個のセルのビット・
ラインと通信する第４組のバス・ラインを有している。
第４組のバス・ラインは、第２メモリ・アレイ中のバス
・ラインの数よりも少ない数のバス・ラインを含んでい
る。
モリ・システムは複数個のメモリ・セルを有する第２バ
ッファ・アレイ９２を含むのが好ましい。第２バッファ
・アレイ中の各メモリ・セルは、少なくとも第１及び第
２イネーブル入力及びビット・ラインを持っている。第
２バッファ・アレイは、各バス・ラインが第２バッファ
・アレイのセルのただ１つのビット・ラインと通信する
第３組のバス・ラインを持っている。第３組は、第２メ
モリ・アレイ中のバス・ラインの数と等しい数のバス・
ラインを含んでいる。第２バッファ・アレイ９２の第３
組の各バス・ラインは、第１メモリ・アレイの関連バス
・ライン及び第２メモリ・アレイの関連バス・ラインと
通信する。また、第２バッファ・アレイは、各バス・ラ
インが第２バッファ・アレイの複数個のセルのビット・
ラインと通信する第４組のバス・ラインを有している。
第４組のバス・ラインは、第２メモリ・アレイ中のバス
・ラインの数よりも少ない数のバス・ラインを含んでい
る。
【００３１】第２バッファ・アレイは、図６に示される
第１バッファ・アレイと同じ構造を持っていることが望
ましい。
第１バッファ・アレイと同じ構造を持っていることが望
ましい。
【００３２】第１及び第２メモリ・アレイ２０及び２２
並びに第１及び第２バッファ・アレイ２４及び９２は、
単一の集積回路内に形成されるのが好ましい。この場
合、バス・ライン８６は、集積回路上には存在しない主
メモリ・レベルへの集積回路からの接続を与える。
並びに第１及び第２バッファ・アレイ２４及び９２は、
単一の集積回路内に形成されるのが好ましい。この場
合、バス・ライン８６は、集積回路上には存在しない主
メモリ・レベルへの集積回路からの接続を与える。
【００３３】ダイナミック・ランダム・アクセス・メモ
リ２２から転送されるデータの一貫性を保証するため
に、エラー訂正回路（ＥＣＣ）９４が第２メモリ・アレ
イの一部として設けられている。エラー訂正回路９４は
公知の任意のエラー訂正回路であってよい。
リ２２から転送されるデータの一貫性を保証するため
に、エラー訂正回路（ＥＣＣ）９４が第２メモリ・アレ
イの一部として設けられている。エラー訂正回路９４は
公知の任意のエラー訂正回路であってよい。
【００３４】既に説明したように、中央処理ユニット
は、図１及び図２に示したように第１メモリ・アレイ２
０の１方の側でバス・ライン４２に接続されている。こ
の場合、第１メモリ・アレイは、例えば、後選択を持つ
４ウエイのセット連想キヤッシュとして使用することが
できる。（例えば、１９８９年９月のIBM Journal of R
esearch and Development第３３巻第５号、５２４頁乃
至５３９頁の「Architecture,design and operating ch
aracteristics of a 12-ns CMOS functional cache chi
p」と題するマティック（R.Matick）等の記事を参照さ
れたい。）プロセッサが第１メモリ・アレイ２０中に含
まれたデータまたはインストラクシヨンを必要とする時
には、必要なデータは第１メモリ・アレイ２０の高速の
アクセス速度でプロセッサに与えられる。
は、図１及び図２に示したように第１メモリ・アレイ２
０の１方の側でバス・ライン４２に接続されている。こ
の場合、第１メモリ・アレイは、例えば、後選択を持つ
４ウエイのセット連想キヤッシュとして使用することが
できる。（例えば、１９８９年９月のIBM Journal of R
esearch and Development第３３巻第５号、５２４頁乃
至５３９頁の「Architecture,design and operating ch
aracteristics of a 12-ns CMOS functional cache chi
p」と題するマティック（R.Matick）等の記事を参照さ
れたい。）プロセッサが第１メモリ・アレイ２０中に含
まれたデータまたはインストラクシヨンを必要とする時
には、必要なデータは第１メモリ・アレイ２０の高速の
アクセス速度でプロセッサに与えられる。
【００３５】本発明の実施例において、プロセッサが、
第１メモリ・アレイ２０の中に含まれていないが第２メ
モリ・アレイ２２に含まれているデータまたはインスト
ラクシヨンを必要とする時には、要求されたデータが第
２メモリ・アレイ２２から求められている間、プロセッ
サの動作は中断される。要求されたデータは、幅広い高
速バス８４によって１つのバッファ２４または９２に先
ず与えられる。その後、データはバッファによって第１
メモリ・アレイ２０及びプロセッサの両方に与えられ、
その後にプロセッサは動作を再開する。
第１メモリ・アレイ２０の中に含まれていないが第２メ
モリ・アレイ２２に含まれているデータまたはインスト
ラクシヨンを必要とする時には、要求されたデータが第
２メモリ・アレイ２２から求められている間、プロセッ
サの動作は中断される。要求されたデータは、幅広い高
速バス８４によって１つのバッファ２４または９２に先
ず与えられる。その後、データはバッファによって第１
メモリ・アレイ２０及びプロセッサの両方に与えられ、
その後にプロセッサは動作を再開する。
【００３６】この実施例において、プロセッサが、第１
メモリ・アレイ２０あるいは第２メモリ・アレイの何れ
にも含まれていないデータまたはインストラクシヨンを
要求した時には、プロセッサの動作は、要求されたデー
タがメモリ階層の次のレベルから求められている間、中
断される。代表例において、要求されたデータや他の隣
接データは、メモリ階層の次のレベルから求められる。
メモリ・アレイ２０あるいは第２メモリ・アレイの何れ
にも含まれていないデータまたはインストラクシヨンを
要求した時には、プロセッサの動作は、要求されたデー
タがメモリ階層の次のレベルから求められている間、中
断される。代表例において、要求されたデータや他の隣
接データは、メモリ階層の次のレベルから求められる。
【００３７】第１メモリ・アレイ２０及び第２メモリ・
アレイ２２の両方のバスへ、バッファ２４及び９２の幅
広いバス８４を接続することによって、要求されたデー
タをバッファにロードすることができ、第１メモリ・ア
レイ２０中にロードすることができ、そして要求された
データを第２メモリ・アレイ２２中にロードすることな
く、メモリ階層の次のレベルからプロセッサに転送する
ことができる。その後、プロセッサが要求されたデータ
を処理している間に、バッファは、要求されていない残
りの隣接データを狭いバスを通してロードすることがで
きる。バッファが完全にロードされた後、プロセッサの
動作が短時間だけ中断されている間に、バッファ中のデ
ータは、幅の広い高速バスを通して第１メモリ・レベル
及び第２メモリ・レベルの両方にコピーすることができ
る。
アレイ２２の両方のバスへ、バッファ２４及び９２の幅
広いバス８４を接続することによって、要求されたデー
タをバッファにロードすることができ、第１メモリ・ア
レイ２０中にロードすることができ、そして要求された
データを第２メモリ・アレイ２２中にロードすることな
く、メモリ階層の次のレベルからプロセッサに転送する
ことができる。その後、プロセッサが要求されたデータ
を処理している間に、バッファは、要求されていない残
りの隣接データを狭いバスを通してロードすることがで
きる。バッファが完全にロードされた後、プロセッサの
動作が短時間だけ中断されている間に、バッファ中のデ
ータは、幅の広い高速バスを通して第１メモリ・レベル
及び第２メモリ・レベルの両方にコピーすることができ
る。
【００３８】
【発明の効果】本発明によれば、２組のバス・ラインの
内の一方の組のバス・ラインが第１及び第２中間メモリ
・レベルと通信するような２組のバス・ラインを有する
少なくとも１つのバッファ・アレイを持つコンピュータ
・メモリ・システムを設けたので、主メモリ・レベルか
ら第１中間メモリ・レベルへのデータ転送路は第２中間
メモリ・レベルをバイパスすることができ、そして、主
メモリ・レベルから第２中間メモリ・レベルへのデータ
転送路は第１中間メモリ・レベルをバイパスすることが
できる。また、２組のバス・ラインを有する少なくとも
１つのバッファ・アレイを有するコンピュータ・メモリ
・システムを設けたので、中央処理装置及び第１中間メ
モリ・レベルの間でデータを転送することができ、これ
と同時に主メモリ・レベル及び第２中間メモリ・レベル
の間でデータが転送される。更に、中間メモリ・レベル
のバス・ラインと同数の一組のバス・ラインを有するバ
ッファを設けたので、つまり、バッファ及び中間メモリ
・レベルの間に幅広いデータ転送路を設けたので、中間
メモリ・レベルの間で高速度のデータ転送を達成するこ
とができる。
内の一方の組のバス・ラインが第１及び第２中間メモリ
・レベルと通信するような２組のバス・ラインを有する
少なくとも１つのバッファ・アレイを持つコンピュータ
・メモリ・システムを設けたので、主メモリ・レベルか
ら第１中間メモリ・レベルへのデータ転送路は第２中間
メモリ・レベルをバイパスすることができ、そして、主
メモリ・レベルから第２中間メモリ・レベルへのデータ
転送路は第１中間メモリ・レベルをバイパスすることが
できる。また、２組のバス・ラインを有する少なくとも
１つのバッファ・アレイを有するコンピュータ・メモリ
・システムを設けたので、中央処理装置及び第１中間メ
モリ・レベルの間でデータを転送することができ、これ
と同時に主メモリ・レベル及び第２中間メモリ・レベル
の間でデータが転送される。更に、中間メモリ・レベル
のバス・ラインと同数の一組のバス・ラインを有するバ
ッファを設けたので、つまり、バッファ及び中間メモリ
・レベルの間に幅広いデータ転送路を設けたので、中間
メモリ・レベルの間で高速度のデータ転送を達成するこ
とができる。
【図１】本発明に従ったコンピュータ・メモリ・システ
ムの実施例のブロック図である。
ムの実施例のブロック図である。
【図２】本発明に従ったコンピュータ・メモリ・システ
ムのための第１メモリ・アレイの実施例を示す模式図で
ある。
ムのための第１メモリ・アレイの実施例を示す模式図で
ある。
【図３】スタティック・ランダム・アクセス・メモリの
ための６トランジスタ・メモリ・セルの例を示す模式図
である。
ための６トランジスタ・メモリ・セルの例を示す模式図
である。
【図４】本発明に従ったコンピュータ・メモリ・システ
ムのための第２メモリ・アレイの実施例を示す模式図で
ある。
ムのための第２メモリ・アレイの実施例を示す模式図で
ある。
【図５】１トランジスタ・メモリ・セルを有するダイナ
ミック・ランダム・アクセス・メモリの一部を示す模式
図である。
ミック・ランダム・アクセス・メモリの一部を示す模式
図である。
【図６】本発明に従ったコンピュータ・メモリ・システ
ムのためのバッファ・アレイの実施例を示す模式図であ
る。
ムのためのバッファ・アレイの実施例を示す模式図であ
る。
２０ 第１メモリ・アレイ ２２ 第２メモリ・アレイ ２６、５４ イネーブル入力 ２８、５６ ビット・ライン ２４ 第１バッファ・アレイ ３０、３１ ｎチヤネル・エンハンスメントＦＥＴトラ
ンジスタ ３２、３３ ｐチヤネル・エンハンスメントＦＥＴトラ
ンジスタ ３８、５０、５９、６０ トランジスタ ４０、６２ ワード・ライン ４２、４３、６４、８４、８６ バス・ライン ４４、４５、８０ ビット・ライン・スイッチ ４６ 感知増幅器 ５２ データ用コンデンサ ５８ 基準用コンデンサ ６６ ビット・ライン・スイッチ ６８、８８ データ入力ドライバ ７０、９０ データ出力ドライバ ７２ インターフエース回路 ７４ ビット選択ライン ７６ 第１イネーブル入力 ７８ 第２イネーブル入力 ９２ 第２バッファ・アレイ ９４ エラー訂正回路
ンジスタ ３２、３３ ｐチヤネル・エンハンスメントＦＥＴトラ
ンジスタ ３８、５０、５９、６０ トランジスタ ４０、６２ ワード・ライン ４２、４３、６４、８４、８６ バス・ライン ４４、４５、８０ ビット・ライン・スイッチ ４６ 感知増幅器 ５２ データ用コンデンサ ５８ 基準用コンデンサ ６６ ビット・ライン・スイッチ ６８、８８ データ入力ドライバ ７０、９０ データ出力ドライバ ７２ インターフエース回路 ７４ ビット選択ライン ７６ 第１イネーブル入力 ７８ 第２イネーブル入力 ９２ 第２バッファ・アレイ ９４ エラー訂正回路
フロントページの続き (72)発明者 スタンレイ・エベレット・シュウスター アメリカ合衆国ニュウヨーク州、グラニ テ・スプリング、リチャード・ソマーズ・ ロード 23
Claims (3)
- 【請求項１】イネーブル入力及びビット・ラインをそれ
ぞれが有し第１アクセス時間を持つ複数のメモリ・セル
並びに該ビットラインとそれぞれが通信する複数のバス
・ラインを有する第１メモリ階層レベルの第１メモリ・
アレイと、 イネーブル入力及びビット・ラインをそれぞれが有し前
記第１のアクセス時間より長い第２アクセス時間を持つ
複数のメモリ・セル並びに該ビット・ラインとそれぞれ
が通信する、前記第１メモリ・アレイのバス・ラインと
少なくとも同数のバス・ラインを有する、前記第１メモ
リ・アレイより低位のメモリ階層レベルの第２メモリ・
アレイと、 第１及び第２イネーブル入力及びビット・ラインをそれ
ぞれが有する複数のメモリ・セル、該メモリ・セルの内
の１つのメモリ・セルのみのビット・ラインとそれぞれ
が通信する第１組のバス・ライン並びに該メモリ・セル
の内の複数のメモリ・セルのビット・ラインとそれぞれ
が通信する第２組のバス・ラインを有する第１バッファ
・アレイとよりなり、 前記第１組のバス・ラインは前記第１メモリ・アレイ内
のバス・ラインと同数のバス・ラインを有し、前記第１
組の各バス・ラインは前記第１メモリ・アレイの関連す
るバス・ライン及び前記第２メモリ・アレイの関連する
バス・ラインと通信し、前記第２組のバス・ラインは前
記第１メモリ・アレイ内のバス・ラインより少ない数の
バス・ラインを有することを特徴とする、 コンピュータ・メモリ・システム。 - 【請求項２】第３及び第４イネーブル入力及びビット・
ラインをそれぞれが有する複数のメモリ・セル、該メモ
リ・セルの内の１つのみのメモリ・セルのビット・ライ
ンとそれぞれが通信する第３組のバス・ライン並びに該
メモリ・セルの内の複数のメモリ・セルのビット・ライ
ンとそれぞれが通信する第４組のバス・ラインを有する
第２バッファ・アレイを更に含み、 前記第３組のバス・ラインは前記第２メモリ・アレイ内
のバス・ラインと同数のバス・ラインを有し、前記第３
組の各バス・ラインは前記第１メモリ・アレイの関連す
るバス・ライン及び前記第２メモリ・アレイの関連する
バス・ラインと通信し、前記第４組のバス・ラインは前
記第３メモリ・アレイ内のバス・ラインより少ない数の
バス・ラインを有することを特徴とする、請求項１に記
載のコンピュータ・メモリ・システム。 - 【請求項３】前記第１及び第２メモリ・アレイ並びに前
記第１及び第２バッファ・アレイは単一の集積回路に形
成されていることを特徴とする請求項２に記載のコンピ
ュータ・メモリ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US82630692A | 1992-01-24 | 1992-01-24 | |
| US826306 | 1992-01-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265856A JPH05265856A (ja) | 1993-10-15 |
| JPH0769864B2 true JPH0769864B2 (ja) | 1995-07-31 |
Family
ID=25246200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4330136A Expired - Lifetime JPH0769864B2 (ja) | 1992-01-24 | 1992-12-10 | コンピュータ・メモリ・システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5890215A (ja) |
| EP (1) | EP0552426A1 (ja) |
| JP (1) | JPH0769864B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10302471A (ja) * | 1997-02-28 | 1998-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4084230A (en) * | 1976-11-29 | 1978-04-11 | International Business Machines Corporation | Hybrid semiconductor memory with on-chip associative page addressing, page replacement and control |
| US4489381A (en) * | 1982-08-06 | 1984-12-18 | International Business Machines Corporation | Hierarchical memories having two ports at each subordinate memory level |
| US4577293A (en) * | 1984-06-01 | 1986-03-18 | International Business Machines Corporation | Distributed, on-chip cache |
| US4823259A (en) * | 1984-06-29 | 1989-04-18 | International Business Machines Corporation | High speed buffer store arrangement for quick wide transfer of data |
| DE3584318D1 (de) * | 1984-06-29 | 1991-11-14 | Ibm | Hochgeschwindigkeitspufferspeicheranordnung fuer schnelle datenuebertragung. |
| US4633440A (en) * | 1984-12-31 | 1986-12-30 | International Business Machines | Multi-port memory chip in a hierarchical memory |
| JPS6468851A (en) * | 1987-09-09 | 1989-03-14 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit |
| JPH01171199A (ja) * | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 半導体メモリ |
| US4905188A (en) * | 1988-02-22 | 1990-02-27 | International Business Machines Corporation | Functional cache memory chip architecture for improved cache access |
| JPH01280860A (ja) * | 1988-05-06 | 1989-11-13 | Hitachi Ltd | マルチポートキヤツシユメモリを有するマルチプロセツサシステム |
| US4912630A (en) * | 1988-07-29 | 1990-03-27 | Ncr Corporation | Cache address comparator with sram having burst addressing control |
| KR910009555B1 (ko) * | 1989-01-09 | 1991-11-21 | 조경연 | 싱글 포트 듀얼 ram(spdram) |
| US4995041A (en) * | 1989-02-03 | 1991-02-19 | Digital Equipment Corporation | Write back buffer with error correcting capabilities |
| CA2011518C (en) * | 1989-04-25 | 1993-04-20 | Ronald N. Fortino | Distributed cache dram chip and control method |
| JP2938511B2 (ja) * | 1990-03-30 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| GB2246001B (en) * | 1990-04-11 | 1994-06-15 | Digital Equipment Corp | Array architecture for high speed cache memory |
| US5121360A (en) * | 1990-06-19 | 1992-06-09 | International Business Machines Corporation | Video random access memory serial port access |
| US5454093A (en) * | 1991-02-25 | 1995-09-26 | International Business Machines Corporation | Buffer bypass for quick data access |
-
1992
- 1992-10-30 EP EP92118566A patent/EP0552426A1/en not_active Withdrawn
- 1992-12-10 JP JP4330136A patent/JPH0769864B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-12 US US08/304,634 patent/US5890215A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05265856A (ja) | 1993-10-15 |
| EP0552426A1 (en) | 1993-07-28 |
| US5890215A (en) | 1999-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6510098B1 (en) | Method and apparatus for transferring data in a dual port memory | |
| US6525985B2 (en) | Semiconductor memory device | |
| JP3304413B2 (ja) | 半導体記憶装置 | |
| US5699288A (en) | Compare circuit for content-addressable memories | |
| US5343437A (en) | Memory having nonvolatile and volatile memory banks | |
| EP0814410A2 (en) | Dual port memories and systems and methods using the same | |
| US5043943A (en) | Cache memory with a parity write control circuit | |
| US6421290B2 (en) | Output circuit for alternating multiple bit line per column memory architecture | |
| US20030179639A1 (en) | Memory with address management | |
| CN1118068C (zh) | 寄存器文件读/写单元 | |
| US7525867B2 (en) | Storage circuit and method therefor | |
| US3968480A (en) | Memory cell | |
| USRE38955E1 (en) | Memory device having a relatively wide data bus | |
| JP2003151267A (ja) | 半導体記憶装置 | |
| JP3789998B2 (ja) | メモリ内蔵プロセサ | |
| US6094703A (en) | Synchronous SRAM having pipelined memory access enable for a burst of addresses | |
| US6222786B1 (en) | Dynamic random access memory with write-without-restore and systems and methods using the same | |
| US6288952B1 (en) | System for improved memory cell access | |
| JPH0485788A (ja) | 多ポートキャッシュメモリ | |
| US6304943B1 (en) | Semiconductor storage device with block writing function and reduce power consumption thereof | |
| US6477098B1 (en) | Dynamic random access memory array having segmented digit lines | |
| JPH0769864B2 (ja) | コンピュータ・メモリ・システム | |
| JPH08111093A (ja) | 半導体記憶装置 | |
| JPH0450625B2 (ja) | ||
| JP2754492B2 (ja) | 選択的にクリア可能なメモリセルを備えたメモリ |