JPH077006A

JPH077006A - 半導体シリコンウエーハ

Info

Publication number: JPH077006A
Application number: JP14662393A
Authority: JP
Inventors: Yoshiki Hayashi; 芳樹林; Atsuko Kubota; 敦子窪田; Norihiko Tsuchiya; 憲彦土屋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-06-18
Filing date: 1993-06-18
Publication date: 1995-01-10

Abstract

(57)【要約】（修正有）【目的】ゲッタリング能力を向上しかつ反りの少ない
半導体シリコンウエーハを提供する。【構成】半導体ウエーハ裏面２に複数の多結晶珪素層
４を厚さを変えて形成するか、全面に多結晶珪素層４を
堆積しかつその厚さを部分的に違えることにより、半導
体ウエーハ１のゲッタリング能力を高めしかも反りを少
なくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体シリコン単結晶基
板即ちウエーハに係わり、特に含有する金属不純物をゲ
ッタリングするのに好適する。

【０００２】

【従来の技術】半導体素子をウエーハに造り込むに当っ
て、いわゆる活性領域に金属不純物が混入すると、電気
的特性を悪化させて歩留まりが低下することが知られい
る。

【０００３】この対策として製造工程で発生する欠陥を
応用する手法として、有害な不純物をこの欠陥にトラッ
プさせるゲッタリング技術が知られている。

【０００４】このゲッタリング技術には、欠陥を外部か
ら人為的に導入するエクストリンシックゲッタリング(E
xtrinsic Gettering以下EGと記載する) と、半導体ウエ
ーハ内部に微小欠陥を導入するイントリンシックゲッタ
リング(Intrinsic Gettering以後IGと記載する) が利用
されている。

【０００５】EGは能動素子または受動素子を造り込む半
導体ウエーハ表面と反対側の裏面に歪場や化学的作用を
与えてゲッタリング効果を持たせ、代表的な方法として
サンドブラスト(Sand Brust)法により歪を与える方法の
外に、半導体ウエーハ裏面全面に多結晶珪素膜を堆積す
る方法が知られている。

【０００６】これに対してIGゲッタリングにあっては、
半導体ウエーハ中の過飽和酸素を熱処理により析出する
微小欠陥に有害な金属不純物をゲッタリングする。

【０００７】この外に各種の工程を施して半導体素子を
造り込むウエーハは、単結晶インゴットからスライシン
グ(Slicing) 後、角部を面取り即ちベベル(Bevel) する
のが通常である。

【０００８】

【発明が解決しようとする課題】一般にIGはEGに比べて
ゲッタリング能力が高いことが知られているが、無欠陥
層にまで微小欠陥が導入されると半導体素子特性に有害
な影響を与える。また、EGの中でサンドブラスト法によ
る半導体ウエーハ裏面歪は、CMOS素子製造時の高温プロ
セスで消滅し易い。またEGの別法である裏面多結晶珪素
層による方法はサンドブラスト法に比べてゲッタリング
能力は高いものの、多結晶珪素膜の堆積工程において反
りが生じて歩留りの低下を招く。

【０００９】一方半導体素子の製造工程中に発生する表
面不純物汚染は、半導体ウエーハの中心部分より周辺部
分が高い傾向にあり、図１は全反射蛍光Ｘ線分析により
IG及びEG処理なしウエーハの製造工程における汚染の状
態を明らかにしたものである。

【００１０】即ち、半導体ウエーハの中心部分から端部
までの表面不純物銅の汚染量（×１０¹⁰atoms/cm²）を
縦軸に、横軸に半導体ウエーハの中心から径方向の距離
ｍｍを採った。この図から明らかなように半導体ウエー
ハの端の部分の汚染量が中心より大きい（中心部及び局
所的に高レベルの汚染があるプロセスも実際にある）。

【００１１】本発明はこのような事情により成されたも
ので、特に端部のゲッタリング能力を向上した半導体ウ
エーハを提供する。

【００１２】

【課題を解決するための手段】能動素子または受動素子
を造り込むシリコン単結晶基板表面と，このシリコン単
結晶基板裏面に堆積する厚さの異なる複数の多結晶珪素
層とに本発明に係わる半導体シリコンウエーハの特徴が
ある。また前記多結晶珪素層をベベルを避けてシリコン
単結晶基板に形成することにも特徴がある。

【００１３】

【作用】本発明は、半導体ウエーハの汚染パターンにつ
いて調査した結果、その周辺を占める端の方が中心部分
より汚染量が大きい知見を基に完成した。この知見から
本発明では半導体ウエーハ裏面に複数の多結晶珪素層を
厚さを変えて形成するか、全面に多結晶珪素層を堆積し
かつその厚さを部分的に違えることにより、半導体ウエ
ーハ端のゲッタリング能力を高めしかも反りを少なくす
る手法を採った。

【００１４】

【実施例】本発明に係わる実施例を図２乃至図図３４を
参照して説明するが、本発明の実施例では、所定の場所
に一様な厚さと厚さの異なる多結晶珪素層を堆積する
際、ヘベル部に多結晶珪素層を堆積する例と堆積しない
例がある。またヘベル部に堆積しないのは、ベベルから
の多結晶珪素層による発塵を防ぐためである。

【００１５】第１実施例である図２に示すように６イン
チシリコンウエーハ１を準備し、この裏面２には中心か
ら半径５２．５ｍｍの部分にマスクとなるアルミ板３を
設置（図３参照）後、例えば縦型気相成長法により厚さ
１μｍの多結晶珪素層４を図４に示すように堆積してか
らアルミ板３を除去（図６参照）する。更に多結晶珪素
層４表面をミラー研磨してシリコンウエーハ１上の多結
晶珪素層４を除去し、６インチシリコンウエーハ１を図
６に明らかにするように完成する。この実施例では、シ
リコンウエーハ１の裏面２に一様な厚さの多結晶珪素層
４を堆積する実施例であるが、図２乃至図６の例はシリ
コンウエーハ１のベベル部５にも多結晶珪素層４を堆積
する。

【００１６】次に図７乃至図１２に示す第２実施例では
厚さの異なる多結晶珪素層４をシリコンウエーハ１の裏
面２に被覆する例であるが、ベベル部５に多結晶珪素層
４を被覆しない他は、図２乃至図６と同様である。即ち
図８乃至図９に明らかなように、６インチシリコンウエ
ーハ１に縦型気相成長法により厚さ１μｍの多結晶珪素
層４を堆積し、裏面２にマスクとなるアルミ板３を設置
後、更に堆積する多結晶珪素層４（図１０参照）、ベベ
ル部５ならびにシリコンウエーハ１の表面のものをミラ
ー研磨により除去（図１１参照）してから図１２に示す
ようにマスク３も除去する。

【００１７】これに対して図１３乃至図１８に示す第３
実施例では、厚さの異なる多結晶珪素層４をシリコンウ
エーハ１に堆積する例であって、第３実施例を示す図１
９乃至図２３はベベル部５に多結晶珪素層４を被覆しな
い他は、図２乃至図６の第１実施例の工程と同様であ
る。

【００１８】第３実施例は図１３に明らかにするよう
に、６インチシリコンウエーハ１の全面２に例えば縦型
気相成長法により厚さ０．５μｍの多結晶珪素層４を図
１４に示すように均一な厚さに堆積する。

【００１９】更に６インチシリコンウエーハ１の中心か
ら半径５２．５ｍｍの部分にマスクとなるアルミ板３を
設置（図１５参照）後、例えば縦型気相成長法により厚
さ０．５μｍの多結晶珪素層４を図１６に示すように再
度被覆して、厚さの異なる多結晶珪素層ａ、ｂをシリコ
ンウエーハ１の裏面２に形成する。この後シリコンウエ
ーハ１表面を被覆する多結晶珪素層４をミラー研磨によ
って除去（図１７参照）後、マスクのアルミ板３を除去
する（図１８参照）。

【００２０】図１９乃至図２３に示す第４実施例は、第
１実施例とほぼ同じ工程を行うが、図２３に明らかなよ
うに、６インチシリコンウエーハ１表面の多結晶珪素層
４を剥離する際ベベル部５を覆うものも除去する点が第
１実施例と相違する。その他は全く同様なので説明を省
略する。

【００２１】図２４乃至図２７は、各実施例により得ら
れた６インチシリコンウエーハ１の裏面２上面図であ
る。図で斜線を付けた部分が多結晶珪素層４を示し、白
紙の部分がシリコンウエーハ１の裏面２である。図２４
と図２５は第１実施例に相当するが、図２５はマスク３
が多少ずれた場合である。図２６と図２７は、多結晶珪
素層４を２か所即ち同心円状に形成した例であり、図２
８に示す複数個の四角形はシリコンウエーハ１の表面に
半導体チップ形成後の裏面２における投影を示す。

【００２２】このように多結晶珪素層４を６インチシリ
コンウエーハ１の裏面２に堆積するには、各種の応用例
が可能であり、シリコンウエーハ１の裏面２端部に形成
する場合と、一様な厚さの多結晶珪素層４に厚さの大き
いものを選択的に形成することができる。

【００２３】実用的な半導体素子の製造工程においてシ
リコンウエーハ１に発生する汚染は、その周辺である端
部に多い事実（中心部または局所的に高レベルの汚染が
あるプロセスも実際にある）から、その部分に多結晶珪
素層４を堆積するかまたは端部のそれの厚さを大きくす
ることが有効である。

【００２４】シリコンウエーハ１の周辺から周辺にわた
り一様に汚染した場合、汚染なしに比べ汚染ありの方が
緩和時間が短い。しかし実際は図１に示すように汚染が
一定でなく中心に比べて端の汚染が高い。従って端の緩
和時間が短くなる傾向にある。

【００２５】その証拠としてシリコンウエーハ１に造り
込んだMOS 素子のいわゆるｃーｔ測定による緩和時間測
定結果を図２９〜図３２に示す。図２９には６インチシ
リコンウエーハ１の中心から周辺にわたって一様に汚染
した場合を示した。

【００２６】縦軸に表面銅汚染度（×１０¹⁰atoms/c
m²）を、横軸に測定位置を採った。

【００２７】次に図２９は本発明に係わる半導体シリコ
ンウエーハにおける汚染分布を明らかにしており、縦軸
に表面銅汚染度（×１０¹⁰atoms/cm²）を、横軸に測定
位置を採っており、シリコンウエーハ１の中心から±７
０μｍの位置ではほぼ同様な値である。この図から半導
体シリコンウエーハの中心から周辺にわたって一様に汚
染された状態が明らかにされている。

【００２８】図３０は多結晶珪素層４の厚さを縦軸に、
横軸に測定位置を採って多結晶珪素の堆積状態を示し
た。

【００２９】図３１と図３２は本発明の半導体シリコン
ウエーハと、IG,EG 無しシリコンウエーハ１との緩和時
間を比較した図である。従って両図とも、緩和時間（ｓ
ｅｃ）を縦軸に、横軸に測定位置を採って測定結果を明
らかにした。図３２では一様な値を示すのに対して、図
３１においては明らかに半導体シリコンウエーハ端部と
中心では明白な違いがある。

【００３０】更に図３３にはシリコンウエーハ裏面に多
結晶珪素層を堆積したMOS 素子と、従来技術としてIG、
EG処理のない半導体ウエーハのｃーｔ測定による緩和時
間の比較を示した。縦軸に緩和時間（ｓｅｃ）横軸に半
導体ウエーハの種類を採っており、結果は本発明の方が
約倍近い値を示した。

【００３１】更にまた図３４には多結晶珪素層を堆積し
た本発明のシリコンウエーハの反りを、IG,EG 無しシリ
コンウエーハによる従来例の測定結果を比較した。

【００３２】反りの測定に関しては、機械的なプローブ
(Probe) により曲率半径を求める方法、光を投射して干
渉縞を測定する方法、Talysurf Probe Surface Meterに
よる測定などが知られているが、機械的なプローブによ
る測定即ちADE 社製測定器を利用した。

【００３３】即ち縦軸をシリコンウエーハの反りをμｍ
で表し、横軸は調査したシリコンウエーハの番号を採っ
た測定結果では、IG,EG 無しシリコンウエーハとほぼ同
様である。また本発明によるシリコンウエーハは実施例
１によるものである。

【００３４】このことから本発明に係わる半導体シリコ
ンウエーハは、ゲッタリング能力は向上する上に、シリ
コンウエーハの反りは従来のIG,EG 無しシリコンウエー
ハとほぼ同様となり、従来の反りが防止できることが明
らかである。

【００３５】

【発明の効果】本発明に係わる半導体シリコンウエーハ
は、多結晶珪素層をシリコンウエーハの裏面に好ましく
は端部に形成するか、全面に被覆すると共にその一部に
厚さの大きい部分を設置してゲッタリング効果を効果的
に行う外に、従来のサンドブラスト法による反りと同等
の値を備えるものである。

【図面の簡単な説明】

【図１】シリコンウエーハにおける汚染状態を示す図で
ある。

【図２】本発明の第１実施例に係わる半導体シリコンウ
エーハの製造工程を示す図である。

【図３】図２に続く製造工程を示す図である。

【図４】図３に続く製造工程を示す図である。

【図５】図４に続く製造工程を示す図である。

【図６】図５に続く製造工程を示す図である。

【図７】本発明の第２実施例に係わる半導体シリコンウ
エーハの製造工程を示す図である。

【図８】図７に続く製造工程を示す図である。

【図９】図８に続く製造工程を示す図である。

【図１０】図９に続く製造工程を示す図である。

【図１１】図１０に続く製造工程を示す図である。

【図１２】本発明の第３実施例に係わる半導体シリコン
ウエーハの製造工程を示す図である。

【図１３】図１２に続く製造工程を示す図である。

【図１４】図１３に続く製造工程を示す図である。

【図１５】図１４に続く製造工程を示す図である。

【図１６】図１５に続く製造工程を示す図である。

【図１７】図１６に続く製造工程を示す図である。

【図１８】本発明の第４実施例に係わる半導体シリコン
ウエーハの製造工程を示す図である。

【図１９】図１８に続く製造工程を示す図である。

【図２０】図１９に続く製造工程を示す図である。

【図２１】図２０に続く製造工程を示す図である。

【図２２】図２１に続く製造工程を示す図である。

【図２３】図２２に続く製造工程を示す図である。

【図２４】第１実施例により得られる半導体シリコンウ
エーハの上面図である。

【図２５】マスクがずれた第１実施例による半導体シリ
コンウエーハの上面図である。

【図２６】多結晶珪素層４を同心円状に形成した半導体
シリコンウエーハの上面図である。

【図２７】多結晶珪素層４を図２６と違う径で同心円状
に形成した半導体シリコンウエーハの上面図である。

【図２８】半導体シリコンウエーハの表面に形成した
半導体チップの裏面への投影図である。

【図２９】半導体シリコンウエーハの汚染の程度を示す
図である。

【図３０】多結晶珪素層の位置の相違による堆積の程度
を示す図である。

【図３１】緩和時間（ｓｅｃ）を縦軸に、横軸に測定位
置を採って従来のIG,EG 無しシリコンウの緩和時間を示
す図である。

【図３２】緩和時間（ｓｅｃ）を縦軸に、横軸に測定位
置を採って本発明に係わる半導体シリコンウエーハの緩
和時間の測定図である。

【図３３】シリコンウエーハ裏面に多結晶珪素層を堆積
したMOS 素子と、従来技術としてIG、EG処理のない半導
体ウエーハのｃ−ｔ測定による緩和時間の比較を示す図
である。

【図３４】多結晶珪素層を堆積した本発明のシリコンウ
エーハの反りをIG、EGなし半導体ウエーハの従来例との
比較図である。

【符号の説明】

１：シリコンウエーハ、２：シリコンウエーハの裏面、３：マスク、４：多結晶珪素層、５：ベベル。

Claims

【特許請求の範囲】

【請求項１】能動素子または受動素子を造り込むシリ
コン単結晶基板表面と，このシリコン単結晶基板裏面に
堆積する厚さの異なる複数の多結晶珪素層とを具備する
ことを特徴とする半導体シリコンウエーハ。
【請求項２】前記多結晶珪素層を避けてシリコン単結
晶基板に形成するベベルとを具備することを特徴とする
請求項１記載の半導体シリコンウエーハ。