JPH0770233B2 - 不揮発性半導体記憶装置の書込および消去方法 - Google Patents
不揮発性半導体記憶装置の書込および消去方法Info
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- JPH0770233B2 JPH0770233B2 JP17771587A JP17771587A JPH0770233B2 JP H0770233 B2 JPH0770233 B2 JP H0770233B2 JP 17771587 A JP17771587 A JP 17771587A JP 17771587 A JP17771587 A JP 17771587A JP H0770233 B2 JPH0770233 B2 JP H0770233B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、不揮発性半導体記憶装置の書込および消去
方法に関するものである。
方法に関するものである。
［従来の技術］ 第３図は、不揮発性半導体記憶装置について、概略の構
成と信号のやり取りを示すブロック図で、図において、
50はメモリアレイ、51は行ゲート、52はデータ入出力バ
ッファ、53は列デコーダ、54は行デコーダ、55は制御回
路、56はアドレス信号、57は外部制御信号、58は列デコ
ーダ出力、59は行デコーダ出力、60は行ゲート制御信
号、61はデータ入出力バッファ制御信号、62はデータ入
出力信号、63はワード線、64はビット線、65はメモリセ
ルである。
成と信号のやり取りを示すブロック図で、図において、
50はメモリアレイ、51は行ゲート、52はデータ入出力バ
ッファ、53は列デコーダ、54は行デコーダ、55は制御回
路、56はアドレス信号、57は外部制御信号、58は列デコ
ーダ出力、59は行デコーダ出力、60は行ゲート制御信
号、61はデータ入出力バッファ制御信号、62はデータ入
出力信号、63はワード線、64はビット線、65はメモリセ
ルである。
第４図は、第３図に示すメモリアレイ50の内部の一部を
示しており、1987年IEEEインターナショナルソリッドス
テートサーキッツコンフェレンス（International Soli
d−State Circuits Conference）ダイジェスト76頁−77
頁で示された、従来の不揮発性半導体記憶装置の簡単な
等価回路と、各電極の書込および消去の電圧を示した動
作説明図であり、第５図は、第４図で使われているメモ
リトランジスタの構造を示す断面図である。第４図にお
いて、Q5ないしQ8は、フローティングゲートを有するト
ランジスタで、２層目のゲートすなわちコントロールゲ
ートの一部は、ソース側に延びている。15は非選択のビ
ット線、16は選択されたビット線、17は共通のソース
線、18は選択されたワード線、19は非選択のワード線、
VPP2は外部入力による正の電圧である。また、第５図に
おいて、20はドレイン電極、21はコントロールゲート電
極、22はソース電極、23はポリシリコンで形成されたコ
ントロールゲート、24は電気的に浮遊状態にあるフロー
ティングゲート、25は200Å程度の薄い酸化膜、26はド
レイン拡散領域、27はソース拡散領域、28は基板であ
る。なお、第４図のビット線15、16は各メモリトランジ
スタのドレイン電極20に接続され、ワード線18、19は各
メモリトランジスタのコントロールゲート電極21に接続
され、ソース線17は各メモリトランジスタのソース電極
22に接続されている。
示しており、1987年IEEEインターナショナルソリッドス
テートサーキッツコンフェレンス（International Soli
d−State Circuits Conference）ダイジェスト76頁−77
頁で示された、従来の不揮発性半導体記憶装置の簡単な
等価回路と、各電極の書込および消去の電圧を示した動
作説明図であり、第５図は、第４図で使われているメモ
リトランジスタの構造を示す断面図である。第４図にお
いて、Q5ないしQ8は、フローティングゲートを有するト
ランジスタで、２層目のゲートすなわちコントロールゲ
ートの一部は、ソース側に延びている。15は非選択のビ
ット線、16は選択されたビット線、17は共通のソース
線、18は選択されたワード線、19は非選択のワード線、
VPP2は外部入力による正の電圧である。また、第５図に
おいて、20はドレイン電極、21はコントロールゲート電
極、22はソース電極、23はポリシリコンで形成されたコ
ントロールゲート、24は電気的に浮遊状態にあるフロー
ティングゲート、25は200Å程度の薄い酸化膜、26はド
レイン拡散領域、27はソース拡散領域、28は基板であ
る。なお、第４図のビット線15、16は各メモリトランジ
スタのドレイン電極20に接続され、ワード線18、19は各
メモリトランジスタのコントロールゲート電極21に接続
され、ソース線17は各メモリトランジスタのソース電極
22に接続されている。
次に、動作について説明する。この従来例における書込
方式は、消去時にすべてのメモリセルに“1"を書込み、
書込時に書込したいビットにのみ“0"を書込むものであ
る。まず、消去動作について説明する。すべてのビット
線15、16を高電圧（以下VPP2と略す）にして、すべての
ワード線18、19を0Vにすることにより、第５図における
フローティングゲート24とドレイン拡散領域26との間に
高電界が生じる。このときフローティングゲート24に蓄
積されている電子が薄い酸化膜25を通して、トンネル現
象によってドレイン拡散領域26に引き抜かれる。この状
態でフローティングゲート24は電子の空乏状態となって
いるため、コントロールゲート23より見たメモリトラン
ジスタのしきい値電圧は消去動作前に比べて低くなる。
この状態を消去状態と呼び、論理“1"とする。
方式は、消去時にすべてのメモリセルに“1"を書込み、
書込時に書込したいビットにのみ“0"を書込むものであ
る。まず、消去動作について説明する。すべてのビット
線15、16を高電圧（以下VPP2と略す）にして、すべての
ワード線18、19を0Vにすることにより、第５図における
フローティングゲート24とドレイン拡散領域26との間に
高電界が生じる。このときフローティングゲート24に蓄
積されている電子が薄い酸化膜25を通して、トンネル現
象によってドレイン拡散領域26に引き抜かれる。この状
態でフローティングゲート24は電子の空乏状態となって
いるため、コントロールゲート23より見たメモリトラン
ジスタのしきい値電圧は消去動作前に比べて低くなる。
この状態を消去状態と呼び、論理“1"とする。
次に、書込動作について説明する。書込の方法は、EPRO
Mにおけるプログラムと同じであり、選択されたビット
線16をVPP2、非選択のビット線15を0V、選択されたワー
ド線18をVPP2、非選択のワード線19を0V、共通ソース線
を0Vにすることにより、ワード線にVPP2、ビット線にV
PP2が印加されるトランジスタQ7に対して書込が行なわ
れる。このとき、トランジスタQ7のドレイン拡散領域26
近傍でホットエレクトロンが発生し、これがコントロー
ルゲート23に印加されたVPP2で加速されて、フローティ
ングゲート24に注入される。この状態でフローティング
ゲート24は電子の蓄積状態となるため、コントロールゲ
ート23より見たメモリトランジスタのしきい値電圧は、
書込動作前に比べて高くなる。この状態を書込状態と呼
び、論理“0"とする。
Mにおけるプログラムと同じであり、選択されたビット
線16をVPP2、非選択のビット線15を0V、選択されたワー
ド線18をVPP2、非選択のワード線19を0V、共通ソース線
を0Vにすることにより、ワード線にVPP2、ビット線にV
PP2が印加されるトランジスタQ7に対して書込が行なわ
れる。このとき、トランジスタQ7のドレイン拡散領域26
近傍でホットエレクトロンが発生し、これがコントロー
ルゲート23に印加されたVPP2で加速されて、フローティ
ングゲート24に注入される。この状態でフローティング
ゲート24は電子の蓄積状態となるため、コントロールゲ
ート23より見たメモリトランジスタのしきい値電圧は、
書込動作前に比べて高くなる。この状態を書込状態と呼
び、論理“0"とする。
この従来例は、EPROMのように紫外線消去する必要がな
く、ボードに実装したまま電気的に消去が可能であり、
EPROMのように２つのトランジスタでメモリセルを構成
するのではなく、１つのトランジスタで構成できるた
め、チップ面積を縮小できるという特徴があった。
く、ボードに実装したまま電気的に消去が可能であり、
EPROMのように２つのトランジスタでメモリセルを構成
するのではなく、１つのトランジスタで構成できるた
め、チップ面積を縮小できるという特徴があった。
［発明が解決しようとする問題点］ 従来の不揮発性半導体記憶装置の書込および消去方法は
以上のようになされており、書込をホットエレクトロン
の注入により行なうため、そのために内部昇圧の高電圧
を利用したのでは電流駆動能力がなく、したがって外部
入力による高電圧（VPP2）を必要としていた。そのた
め、他の回路と同様に内部昇圧による高電圧による5V単
一電源動作ができないという欠点があった。また、ホッ
トエレクトロン注入による書込を行なうため、薄い酸化
膜25は電流を通すことになり、劣化を起こし、したがっ
て消去および書込の回数が少ない（103回程度）という
問題点があった。
以上のようになされており、書込をホットエレクトロン
の注入により行なうため、そのために内部昇圧の高電圧
を利用したのでは電流駆動能力がなく、したがって外部
入力による高電圧（VPP2）を必要としていた。そのた
め、他の回路と同様に内部昇圧による高電圧による5V単
一電源動作ができないという欠点があった。また、ホッ
トエレクトロン注入による書込を行なうため、薄い酸化
膜25は電流を通すことになり、劣化を起こし、したがっ
て消去および書込の回数が少ない（103回程度）という
問題点があった。
この発明は、上記のような従来の問題点を解消するため
になされたもので、内部昇圧による高電圧による5V単一
電源動作が可能で、消去および書込の回数をより多くで
き、さらに、内部昇圧による高電圧を安定に保つことが
可能である不揮発性半導体記憶装置の書込および消去方
法を得ることを目的とする。
になされたもので、内部昇圧による高電圧による5V単一
電源動作が可能で、消去および書込の回数をより多くで
き、さらに、内部昇圧による高電圧を安定に保つことが
可能である不揮発性半導体記憶装置の書込および消去方
法を得ることを目的とする。
［問題点を解決するための手段］ この発明に係る不揮発性半導体記憶装置の書込および消
去方法は、基板内にドレイン拡散領域とソース拡散領域
とを有する基板上に、薄い第１の絶縁層を介して電気的
に浮遊した浮遊ゲートを設け、さらにその上に、第２の
絶縁膜を介して制御ゲートを備えた複数のメモリトラン
ジスタを準備し、これら複数のメモリトランジスタを複
数の行方向および複数の列方向に配置し、各々の行方向
について、同一行方向に並ぶ複数のメモリトランジスタ
の各々の制御ゲートを同一のワード線に接続し、各々の
列方向について、同一列方向に並ぶ複数のメモリトラン
ジスタの各々のドレイン拡散領域を同一のビット線に接
続し、すべての複数のメモリトランジスタの各々のソー
ス拡散領域を共通のソース線に接続し、すべての各々の
ワード線をメモリトランジスタの書込または消去をトン
ネル現象を利用して行なうための信号電圧を与えるため
の第１の電圧発生手段に接続し、すべての各々のビット
線を第１の電圧発生手段が発生する電圧と共同して、メ
モリトランジスタの書込または消去をトンネル現象を利
用して行なうための信号電圧を与えるための第２の電圧
発生手段に接続した後、すべての複数のビット線に第１
の値の直流電圧を与え、同時にすべての複数のワード線
に第１の値よりも大きい内部昇圧された第２の値の直流
電圧を与えることにより、すべての複数のメモリトラン
ジスタの各々の浮遊ゲート中に、トンネル現象により電
子が各々のドレイン拡散領域より注入されることによ
り、消去状態を作り、複数のワード線のうち、書込みす
べきメモリトランジスタの制御ゲートに接続されている
ワード線に第１の値の直流電圧を与え、かつその他のワ
ード線に第１の値と第２の値との間の値である第３の値
の直流電圧を与え、同時に、複数のビット線のうち、書
込みすべきメモリトランジスタのドレイン拡散領域に接
続されているビット線に内部昇圧された第２の値の直流
電圧を与え、かつその他のビット線に第３の値の直流電
圧を与えることにより、書込みすべきメモリトランジス
タのみの浮遊ゲート中に蓄積されている電子がトンネル
現象により引き抜かれることにより書込状態を作るもの
である。
去方法は、基板内にドレイン拡散領域とソース拡散領域
とを有する基板上に、薄い第１の絶縁層を介して電気的
に浮遊した浮遊ゲートを設け、さらにその上に、第２の
絶縁膜を介して制御ゲートを備えた複数のメモリトラン
ジスタを準備し、これら複数のメモリトランジスタを複
数の行方向および複数の列方向に配置し、各々の行方向
について、同一行方向に並ぶ複数のメモリトランジスタ
の各々の制御ゲートを同一のワード線に接続し、各々の
列方向について、同一列方向に並ぶ複数のメモリトラン
ジスタの各々のドレイン拡散領域を同一のビット線に接
続し、すべての複数のメモリトランジスタの各々のソー
ス拡散領域を共通のソース線に接続し、すべての各々の
ワード線をメモリトランジスタの書込または消去をトン
ネル現象を利用して行なうための信号電圧を与えるため
の第１の電圧発生手段に接続し、すべての各々のビット
線を第１の電圧発生手段が発生する電圧と共同して、メ
モリトランジスタの書込または消去をトンネル現象を利
用して行なうための信号電圧を与えるための第２の電圧
発生手段に接続した後、すべての複数のビット線に第１
の値の直流電圧を与え、同時にすべての複数のワード線
に第１の値よりも大きい内部昇圧された第２の値の直流
電圧を与えることにより、すべての複数のメモリトラン
ジスタの各々の浮遊ゲート中に、トンネル現象により電
子が各々のドレイン拡散領域より注入されることによ
り、消去状態を作り、複数のワード線のうち、書込みす
べきメモリトランジスタの制御ゲートに接続されている
ワード線に第１の値の直流電圧を与え、かつその他のワ
ード線に第１の値と第２の値との間の値である第３の値
の直流電圧を与え、同時に、複数のビット線のうち、書
込みすべきメモリトランジスタのドレイン拡散領域に接
続されているビット線に内部昇圧された第２の値の直流
電圧を与え、かつその他のビット線に第３の値の直流電
圧を与えることにより、書込みすべきメモリトランジス
タのみの浮遊ゲート中に蓄積されている電子がトンネル
現象により引き抜かれることにより書込状態を作るもの
である。
［作用］ この発明における不揮発性半導体記憶装置の書込および
消去方法は、消去時において、すべてのビット線に第１
の値の直流電圧を与え、同時にすべてのワード線に第１
の値よりも大きい内部昇圧された第２の値の直流電流を
与える。これにより、すべてのメモリトランジスタの各
々の浮遊ゲート中に、トンネル現象により電子が各々の
ドレイン拡散領域より注入され、消去が行なわれる。
消去方法は、消去時において、すべてのビット線に第１
の値の直流電圧を与え、同時にすべてのワード線に第１
の値よりも大きい内部昇圧された第２の値の直流電流を
与える。これにより、すべてのメモリトランジスタの各
々の浮遊ゲート中に、トンネル現象により電子が各々の
ドレイン拡散領域より注入され、消去が行なわれる。
一方、下記時において、複数のワード線のうち、書込み
すべきメモリトランジスタの制御ゲートに接続されてい
るワード線に第１の値の直流電圧を与え、かつその他の
ワード線に第１の値と第２の値との間の値である第３の
値の直流電圧を与え、同時に、複数のビット線のうち、
書込みすべきメモリトランジスタのドレイン拡散領域に
接続されているビット線に内部昇圧された第２の値の直
流電圧を与え、かつその他のビット線に第３の値の直流
電圧を与える。
すべきメモリトランジスタの制御ゲートに接続されてい
るワード線に第１の値の直流電圧を与え、かつその他の
ワード線に第１の値と第２の値との間の値である第３の
値の直流電圧を与え、同時に、複数のビット線のうち、
書込みすべきメモリトランジスタのドレイン拡散領域に
接続されているビット線に内部昇圧された第２の値の直
流電圧を与え、かつその他のビット線に第３の値の直流
電圧を与える。
これにより、書込みすべきメモリトランジスタのみの浮
遊ゲート中に接続されている電子が、トンネル現象によ
り引き抜かれ、書込が行なわれる。
遊ゲート中に接続されている電子が、トンネル現象によ
り引き抜かれ、書込が行なわれる。
このように消去および書込におけるトンネル現象が内部
昇圧による高電圧を利用して得られることから、5V単一
電源動作が可能になる。また、消去および書込において
トンネル現象だけを利用しているので、薄い第１の絶縁
膜の劣化をより少なくでき、これにより、多くの回数の
消去および書込を行なうことが可能となる。
昇圧による高電圧を利用して得られることから、5V単一
電源動作が可能になる。また、消去および書込において
トンネル現象だけを利用しているので、薄い第１の絶縁
膜の劣化をより少なくでき、これにより、多くの回数の
消去および書込を行なうことが可能となる。
さらに、書込時において書込みすべきメモリトランジス
タの他のメモリトランジスタに接続されているビット線
に第３の値の直流電圧を与えることにより、書込時にお
ける内部昇圧された第２の値の直流電圧のレベルを安定
に保つことが可能になる。その理由は次のとおりであ
る。
タの他のメモリトランジスタに接続されているビット線
に第３の値の直流電圧を与えることにより、書込時にお
ける内部昇圧された第２の値の直流電圧のレベルを安定
に保つことが可能になる。その理由は次のとおりであ
る。
書込時において、第３の値の直流電圧が与えられるワー
ド線に接続されているメモリトランジスタのうち、第２
の値の直流電圧が与えられているビット線に接続された
メモリトランジスタがオン状態となり、それによって、
共通のソース線の電圧が上昇する。
ド線に接続されているメモリトランジスタのうち、第２
の値の直流電圧が与えられているビット線に接続された
メモリトランジスタがオン状態となり、それによって、
共通のソース線の電圧が上昇する。
その場合には、そのワード線に接続された他のメモリト
ランジスタに接続されているビット線に第３の値の直流
電圧が与えられているため、共通のソース線からそれら
のトランジスタを介してビット線にリーク電流が流れな
い。
ランジスタに接続されているビット線に第３の値の直流
電圧が与えられているため、共通のソース線からそれら
のトランジスタを介してビット線にリーク電流が流れな
い。
したがって、書込時における昇圧された第２の値の直流
電圧のレベルは、低下せず、安定に保たれる。
電圧のレベルは、低下せず、安定に保たれる。
［発明の実施例］ 第１図は、この発明の一実施例を示す簡単な等価回路お
よび各電極の書込電圧を示した動作説明図であり、第２
図は、第１図で使われているメモリトランジスタの構造
を示す断面図である。第１図において、Q1ないしQ4はフ
ローティングゲートを有し、そのフローティングゲート
とドレインの重なり部分に薄い酸化膜の領域をもつトラ
ンジスタで、２層目のゲートすなわちコントロールゲー
トの一部はソース側に延びている。１は非選択のビット
線、２は選択されたビット線、３は全セル共通のソース
線、４は選択されたワード線、５は非選択のワード線、
VPP1は内部昇圧による正の電圧、1/2VPP1はVPP1の約半
分の正の電圧である。また、第２図において、６はアル
ミニウムのドレイン電極、７はポリシリコンのコントロ
ールゲート電極、８はアルミニウムのソース電極、９は
ポリシリコンで形成されたコントロールゲート、10はポ
リシリコンで形成された電気的に浮遊状態にあるフロー
ティングゲート、11は約100Å程度の薄いシリコン酸化
膜、12はドレイン拡散領域、13はソース拡散領域、14は
シリコン基板である。また、第１図のビット線１、２は
各メモリトランジスタのドレイン電極６に接続され、ワ
ード線４、５は各メモリトランジスタのコントロール電
極７に接続され、ソース線３は各メモリトランジスタの
ソース電極８に接続されている。
よび各電極の書込電圧を示した動作説明図であり、第２
図は、第１図で使われているメモリトランジスタの構造
を示す断面図である。第１図において、Q1ないしQ4はフ
ローティングゲートを有し、そのフローティングゲート
とドレインの重なり部分に薄い酸化膜の領域をもつトラ
ンジスタで、２層目のゲートすなわちコントロールゲー
トの一部はソース側に延びている。１は非選択のビット
線、２は選択されたビット線、３は全セル共通のソース
線、４は選択されたワード線、５は非選択のワード線、
VPP1は内部昇圧による正の電圧、1/2VPP1はVPP1の約半
分の正の電圧である。また、第２図において、６はアル
ミニウムのドレイン電極、７はポリシリコンのコントロ
ールゲート電極、８はアルミニウムのソース電極、９は
ポリシリコンで形成されたコントロールゲート、10はポ
リシリコンで形成された電気的に浮遊状態にあるフロー
ティングゲート、11は約100Å程度の薄いシリコン酸化
膜、12はドレイン拡散領域、13はソース拡散領域、14は
シリコン基板である。また、第１図のビット線１、２は
各メモリトランジスタのドレイン電極６に接続され、ワ
ード線４、５は各メモリトランジスタのコントロール電
極７に接続され、ソース線３は各メモリトランジスタの
ソース電極８に接続されている。
次に、動作について説明する。ここで、従来例では、フ
ローティングゲートから電子を引き抜いた状態を消去状
態として、フローティングゲートに電子を注入した状態
を書込状態としていた。しかし、この定義はどちらでも
よく、本発明ではフローティングゲートに電子を注入し
た状態を消去状態、フローティングゲートから電子を引
き抜いた状態を書込状態とする。
ローティングゲートから電子を引き抜いた状態を消去状
態として、フローティングゲートに電子を注入した状態
を書込状態としていた。しかし、この定義はどちらでも
よく、本発明ではフローティングゲートに電子を注入し
た状態を消去状態、フローティングゲートから電子を引
き抜いた状態を書込状態とする。
まず、消去動作について説明する。ビット線１、２を0V
にして、ワード線４、５をVPP1にすることにより、第２
図におけるドレイン拡散領域12とフローティングゲート
10との間に高電界が生じる。このとき、薄い酸化膜11を
通して、電子がトンネルし、ドレイン拡散領域12よりフ
ローティングゲート10に電子が注入される。この状態で
フローティングゲート10は電子の蓄積状態となるため、
コントロールゲート７より見たメモリトランジスタのし
きい値電圧は、消去動作前に比べて高くなっている。こ
の状態を消去状態と呼び、論理“1"とする。
にして、ワード線４、５をVPP1にすることにより、第２
図におけるドレイン拡散領域12とフローティングゲート
10との間に高電界が生じる。このとき、薄い酸化膜11を
通して、電子がトンネルし、ドレイン拡散領域12よりフ
ローティングゲート10に電子が注入される。この状態で
フローティングゲート10は電子の蓄積状態となるため、
コントロールゲート７より見たメモリトランジスタのし
きい値電圧は、消去動作前に比べて高くなっている。こ
の状態を消去状態と呼び、論理“1"とする。
次に、書込動作について説明する。選択されたビット線
２をVPP1、非選択のビット線１をVPP1の約半分の電圧
（以下1/2VPP1と略す）、選択されたワード線４を0V、
非選択のワード線５を1/2VPP1、共通ソース線３をフロ
ーティングにすることにより、ワード線に0V、ビット線
にVPP1が印加されるトランジスタQ3に対してのみ書込動
作が行なわれる。このときトランジスタQ3のドレイン拡
散領域12とフローティングゲート10の間に高電界が生
じ、薄い酸化膜11を通して、電子がトンネルし、フロー
ティングゲート10に蓄積されていた電子をドレイン拡散
領域12へ引き抜く。この状態でフローティングゲート10
は電子の空乏状態となるため、コントロールゲート９よ
り見たメモリトランジスタのしきい値電圧は書込動作前
に比べて低くなる。この状態を書込状態と呼び、論理
“0"とする。また、非選択のメモリトランジスタQ1、Q
2、Q4に対しては、フローティングゲート10とドレイン
拡散領域12にかかる電界が書込されたメモリラトンジス
タQ3の約半分になっているため、トンネル電流は無視で
きるほど小さいと考えられ、しきい値電圧の変動もな
い。
２をVPP1、非選択のビット線１をVPP1の約半分の電圧
（以下1/2VPP1と略す）、選択されたワード線４を0V、
非選択のワード線５を1/2VPP1、共通ソース線３をフロ
ーティングにすることにより、ワード線に0V、ビット線
にVPP1が印加されるトランジスタQ3に対してのみ書込動
作が行なわれる。このときトランジスタQ3のドレイン拡
散領域12とフローティングゲート10の間に高電界が生
じ、薄い酸化膜11を通して、電子がトンネルし、フロー
ティングゲート10に蓄積されていた電子をドレイン拡散
領域12へ引き抜く。この状態でフローティングゲート10
は電子の空乏状態となるため、コントロールゲート９よ
り見たメモリトランジスタのしきい値電圧は書込動作前
に比べて低くなる。この状態を書込状態と呼び、論理
“0"とする。また、非選択のメモリトランジスタQ1、Q
2、Q4に対しては、フローティングゲート10とドレイン
拡散領域12にかかる電界が書込されたメモリラトンジス
タQ3の約半分になっているため、トンネル電流は無視で
きるほど小さいと考えられ、しきい値電圧の変動もな
い。
書込時において、非選択のメモリトランジスタ94および
92が書込状態（しきい値電圧が低い状態）である場合
に、それぞれのコントロールゲート７に1/2VPP1が印加
されると、それらのメモリトランジスタ94および92がと
もにオン状態になる。
92が書込状態（しきい値電圧が低い状態）である場合
に、それぞれのコントロールゲート７に1/2VPP1が印加
されると、それらのメモリトランジスタ94および92がと
もにオン状態になる。
第１のメモリトランジスタ94がオン状態になることによ
り、共通ソース線３は、1/2VPP1に近い電圧になる。そ
れは、VPP1が印加されている先端ビット線２→メモリト
ランジスタQ4→共通ソース線３という経路で充電がなさ
れるからである。その場合に、もし非選択のビット線１
が0Vまたは1/2VPP1よりもかなり低い電圧である場合に
は、共通ソース線３→メモリトランジスタQ2→非選択の
ビット線１という経路でリーク電流が流れる。
り、共通ソース線３は、1/2VPP1に近い電圧になる。そ
れは、VPP1が印加されている先端ビット線２→メモリト
ランジスタQ4→共通ソース線３という経路で充電がなさ
れるからである。その場合に、もし非選択のビット線１
が0Vまたは1/2VPP1よりもかなり低い電圧である場合に
は、共通ソース線３→メモリトランジスタQ2→非選択の
ビット線１という経路でリーク電流が流れる。
このようなリーク電流が流れると、内部昇圧されたVPP1
のレベルが下がってしまう。その理由は、次のとおりで
ある。すなわち、VPP1は、内部昇圧されたものであり、
具体的には、内部昇圧回路（図示せず）から発生され
る。そのように内部昇圧回路で発生された昇圧電圧は、
一般的に、電流供給能力が低いため、わずかなリーク電
流によっても電圧レベルが下がってしまう。
のレベルが下がってしまう。その理由は、次のとおりで
ある。すなわち、VPP1は、内部昇圧されたものであり、
具体的には、内部昇圧回路（図示せず）から発生され
る。そのように内部昇圧回路で発生された昇圧電圧は、
一般的に、電流供給能力が低いため、わずかなリーク電
流によっても電圧レベルが下がってしまう。
したがって、そのようなリーク電流が流れた場合には、
VPP1のレベルが下がるため、書込動作を行なうことがで
きなくなる。
VPP1のレベルが下がるため、書込動作を行なうことがで
きなくなる。
そこで、そのようなリーク電流が流れる経路をなくすよ
うな働きをする電圧を非選択のビット線１に供給する必
要がある。
うな働きをする電圧を非選択のビット線１に供給する必
要がある。
この実施例においては、書込時の非選択のビット線１に
1/2VPP1を印加することにより、リーク電流の経路をな
くすことができる。したがって、書込時における内部昇
圧されたVPP1のレベルを安定に保つことができる。
1/2VPP1を印加することにより、リーク電流の経路をな
くすことができる。したがって、書込時における内部昇
圧されたVPP1のレベルを安定に保つことができる。
なお、本実施例では、第２図で示す構造のメモリトラン
ジスタを用いることが望ましいが、その理由は次のとお
りである。すなわち、トンネル現象を利用した書込を行
なった場合は、そのしきい値電圧は、書込時にトンネル
酸化膜に印加された電界によって決まる。一方、その電
界を決めるには容量比（第２図で、コントロールゲート
９とフローティングゲート10間の容量と、フローティン
グゲート10とドレイン拡散領域12間の容量の比）であ
り、プロセスの変動に対して一定になることが望まし
い。しかし、第５図の構造のメモリトランジスタは、フ
ローティングゲート24とドレイン拡散領域26間の容量を
ドレイン拡散領域26の横方向の拡散長により決めてお
り、その制御が難しい。それに対し、第２図のメモリト
ランジスタは、トンネル領域をその部分だけ薄い酸化膜
11を使うことで制御性好く必要な容量値を得ることがで
き、したがって安定したしきい値電圧を得ることができ
る。
ジスタを用いることが望ましいが、その理由は次のとお
りである。すなわち、トンネル現象を利用した書込を行
なった場合は、そのしきい値電圧は、書込時にトンネル
酸化膜に印加された電界によって決まる。一方、その電
界を決めるには容量比（第２図で、コントロールゲート
９とフローティングゲート10間の容量と、フローティン
グゲート10とドレイン拡散領域12間の容量の比）であ
り、プロセスの変動に対して一定になることが望まし
い。しかし、第５図の構造のメモリトランジスタは、フ
ローティングゲート24とドレイン拡散領域26間の容量を
ドレイン拡散領域26の横方向の拡散長により決めてお
り、その制御が難しい。それに対し、第２図のメモリト
ランジスタは、トンネル領域をその部分だけ薄い酸化膜
11を使うことで制御性好く必要な容量値を得ることがで
き、したがって安定したしきい値電圧を得ることができ
る。
［発明の効果］ 以上のように、この発明によれば、トンネル現象により
消去および書込を行なうことができるので、外部入力の
高電圧を必要とせず、また、消去および書込の回数をよ
り多く行なうことが可能となり、より使いやすく、しか
も、耐久性の優れた不揮発性半導体記憶装置の書込およ
び消去方法が得られる。
消去および書込を行なうことができるので、外部入力の
高電圧を必要とせず、また、消去および書込の回数をよ
り多く行なうことが可能となり、より使いやすく、しか
も、耐久性の優れた不揮発性半導体記憶装置の書込およ
び消去方法が得られる。
それに加えて、書込時に、非選択のメモリトランジスタ
から非選択のビット線にリーク電流が流れないように、
非選択のビット線に中間的な電圧を印加するようにした
ため、書込時において、内部昇圧された高電圧を安定に
保つことができる。
から非選択のビット線にリーク電流が流れないように、
非選択のビット線に中間的な電圧を印加するようにした
ため、書込時において、内部昇圧された高電圧を安定に
保つことができる。
第１図は、この発明の一実施例を示す不揮発性半導体記
憶装置の簡単な等価回路および各電極に加える書込およ
び消去電圧を示した動作説明図であり、第２図は、この
発明の一実施例で使われているメモリトランジスタの構
造を示す断面図であり、第３図は、現在の半導体記憶装
置について、概略の構成と信号のやりとりを示すブロッ
ク図であり、第４図は、従来の不揮発性半導体記憶装置
の簡単な等価回路および各電極に加える書込および消去
電圧を示した動作説明図であり、第５図は、従来の不揮
発性半導体記憶装置で使われているメモリトランジスタ
の構造を示す断面図である。 図において、１は非選択のビット線、２は選択されたビ
ット線、３は全セル共通のソース線、４は選択されたワ
ード線、５は非選択のワード線、６はドレイン電極、７
はコントロールゲート電極、８はソース電極、９はコン
トロールゲート、10はフローティングゲート、11は薄い
酸化膜、12はドレイン拡散領域、13はソース拡散領域、
14は基板、15は非選択のビット線、16は選択されたビッ
ト線、17は全セル共通のソース線、18は選択されたワー
ド線、19は非選択のワード線、20はドレイン電極、21は
コントロールゲート電極、22はソース電極、23はコント
ロールゲート、24はフローティングゲート、25は薄い酸
化膜、26はドレイン拡散領域、27はソース拡散領域、28
は基板、29は酸化膜、50はメモリアレイ、51は行ゲー
ト、52はデータ入出力バッファ、53は列デコーダ、54は
行デコーダ、55は制御回路、56はアドレス信号、57は外
部制御信号、58は列デコーダ出力、59は行デコーダ出
力、60は行ゲート制御信号、61はデータ入出力バッファ
制御信号、62はデータ入出力信号、63はワード線、64は
ビット線、65はメモリセル、Q1ないしQ8はメモリトラン
ジスタ、VPP1およびVPP2は正の電圧、1/2VPP1は約半分
の正の電圧、である。
憶装置の簡単な等価回路および各電極に加える書込およ
び消去電圧を示した動作説明図であり、第２図は、この
発明の一実施例で使われているメモリトランジスタの構
造を示す断面図であり、第３図は、現在の半導体記憶装
置について、概略の構成と信号のやりとりを示すブロッ
ク図であり、第４図は、従来の不揮発性半導体記憶装置
の簡単な等価回路および各電極に加える書込および消去
電圧を示した動作説明図であり、第５図は、従来の不揮
発性半導体記憶装置で使われているメモリトランジスタ
の構造を示す断面図である。 図において、１は非選択のビット線、２は選択されたビ
ット線、３は全セル共通のソース線、４は選択されたワ
ード線、５は非選択のワード線、６はドレイン電極、７
はコントロールゲート電極、８はソース電極、９はコン
トロールゲート、10はフローティングゲート、11は薄い
酸化膜、12はドレイン拡散領域、13はソース拡散領域、
14は基板、15は非選択のビット線、16は選択されたビッ
ト線、17は全セル共通のソース線、18は選択されたワー
ド線、19は非選択のワード線、20はドレイン電極、21は
コントロールゲート電極、22はソース電極、23はコント
ロールゲート、24はフローティングゲート、25は薄い酸
化膜、26はドレイン拡散領域、27はソース拡散領域、28
は基板、29は酸化膜、50はメモリアレイ、51は行ゲー
ト、52はデータ入出力バッファ、53は列デコーダ、54は
行デコーダ、55は制御回路、56はアドレス信号、57は外
部制御信号、58は列デコーダ出力、59は行デコーダ出
力、60は行ゲート制御信号、61はデータ入出力バッファ
制御信号、62はデータ入出力信号、63はワード線、64は
ビット線、65はメモリセル、Q1ないしQ8はメモリトラン
ジスタ、VPP1およびVPP2は正の電圧、1/2VPP1は約半分
の正の電圧、である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−99997（ＪＰ，Ａ) 特開 昭58−115691（ＪＰ，Ａ) 日経エレクトロニクス，Ｎｏ．241 （1980−６−23），日経マグロウヒル社, Ｐ．198〜Ｐ．207
Claims (8)
- 【請求項１】基板内にドレイン拡散領域とソース拡散領
域とを有し、前記基板上に薄い第１の絶縁膜を介して電
気的に浮遊した浮遊ゲートを有し、前記浮遊ゲート上に
第２の絶縁膜を介して制御ゲートを備えた複数のメモリ
トランジスタを準備するステップと、前記複数のメモリ
トランジスタが複数の行方向および複数の列方向に配置
され、各々の行方向について、同一行方向に並ぶ複数の
メモリトランジスタの各々の制御ゲートを同一のワード
線に接続し、各々の列方向について、同一列方向に並ぶ
複数のメモリトランジスタの各々のドレイン拡散領域を
同一のビット線に接続し、すべての前記複数のメモリト
ランジスタの各々のソース拡散領域を共通のソース線に
接続するステップと、すべての複数の前記ワード線の各
々をメモリトランジスタの書込または消去をトンネル現
象を利用して行なうための信号電圧を与えるための第１
の電圧発生手段に接続するステップと、すべての複数の
前記ビット線の各々を前記第１の電圧発生手段が発生す
る電圧と共同して、メモリトランジスタの書込または消
去をトンネル現象を利用して行なうための信号電圧を与
えるための第２の電圧発生手段に接続するステップと、
前記すべての複数のビット線に第１の値の直流電圧を与
え、同時に前記すべての複数のワード線に前記第１の値
よりも大きい内部昇圧された第２の値の直流電圧を与え
ることにより、すべての前記複数のメモリトランジスタ
の各々の浮遊ゲート中に、トンネル現象により電子が各
々のドレイン拡散領域より注入されることにより、消去
状態を作るステップと、前記複数のワード線のうち、書
込すべきメモリトランジスタの制御ゲートに接続されて
いるワード線に前記第１の値の直流電圧を与え、かつ他
のワード線に前記第１の値と前記第２の値との間の値と
なるような第３の値の電流電圧を与え、同時に、前記複
数のビット線のうち、前記書込すべきメモリトランジス
タのドレイン拡散領域に接続されているビット線に内部
昇圧された前記第２の値の直流電圧を与え、かつ他のビ
ット線に前記第３の値の直流電圧を与えることにより、
前記書込すべきメモリトランジスタだけの浮遊ゲート中
に蓄積されている電子がトンネル現象により引き抜かれ
ることにより書込状態を作るステップを含む不揮発性半
導体記憶装置の書込および消去方法。 - 【請求項２】前記第１の電圧発生手段が行デコーダ手段
を含む特許請求の範囲第１項に記載の不揮発性半導体記
録装置の書込および消去方法。 - 【請求項３】前記第２の電圧発生手段が列デコーダ手段
である特許請求の範囲第１項または第２項のいずれかに
記載の不揮発性半導体記憶装置の書込および消去方法。 - 【請求項４】前記第１の値が接地電位の値である特許請
求の範囲第１項ないし第３項のいずれかに記載の不揮発
性半導体記憶装置の書込および消去方法。 - 【請求項５】前記第２の値が内部昇圧による正の値であ
る特許請求の範囲第１項ないし第４項のいずれかに記載
の不揮発性半導体記憶装置の書込および消去方法。 - 【請求項６】前記第３の値が前記第２の値の約1/2の値
である特許請求の範囲第１項ないし第５項のいずれかに
記載の不揮発性半導体記憶装置の書込および消去方法。 - 【請求項７】前記第１および第２の絶縁膜が二酸化珪素
の膜である特許請求の範囲第１項ないし第６項のいずれ
かに記載の不揮発性半導体記憶装置の書込および消去方
法。 - 【請求項８】前記基板がシリコン基板である特許請求の
範囲第１項ないし第７項のいずれかに記載の不揮発性半
導体記憶装置の書込および消去方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17771587A JPH0770233B2 (ja) | 1987-07-15 | 1987-07-15 | 不揮発性半導体記憶装置の書込および消去方法 |
| US07/156,431 US4903236A (en) | 1987-07-15 | 1988-02-16 | Nonvolatile semiconductor memory device and a writing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17771587A JPH0770233B2 (ja) | 1987-07-15 | 1987-07-15 | 不揮発性半導体記憶装置の書込および消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6421795A JPS6421795A (en) | 1989-01-25 |
| JPH0770233B2 true JPH0770233B2 (ja) | 1995-07-31 |
Family
ID=16035843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17771587A Expired - Fee Related JPH0770233B2 (ja) | 1987-07-15 | 1987-07-15 | 不揮発性半導体記憶装置の書込および消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770233B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04123471A (ja) | 1990-09-14 | 1992-04-23 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ書込みおよび消去方法 |
| JP2003059374A (ja) * | 2001-06-04 | 2003-02-28 | Mic Electron Co | スライドスイッチ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4451905A (en) * | 1981-12-28 | 1984-05-29 | Hughes Aircraft Company | Electrically erasable programmable read-only memory cell having a single transistor |
| IT1213228B (it) * | 1984-10-23 | 1989-12-14 | Ates Componenti Elettron | Metodo di scrittura per matrice di celle di memoria non volatile di tipo merged. |
-
1987
- 1987-07-15 JP JP17771587A patent/JPH0770233B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス，Ｎｏ．２４１（１９８０−６−２３），日経マグロウヒル社，Ｐ．１９８〜Ｐ．２０７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6421795A (en) | 1989-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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