JPH0770542B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
- Publication number
- JPH0770542B2 JPH0770542B2 JP1221892A JP22189289A JPH0770542B2 JP H0770542 B2 JPH0770542 B2 JP H0770542B2 JP 1221892 A JP1221892 A JP 1221892A JP 22189289 A JP22189289 A JP 22189289A JP H0770542 B2 JPH0770542 B2 JP H0770542B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- base
- insulating
- exposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、パイポーラトランジスタ集積回路の構造と製
造に関する。
造に関する。
B.従来の技術と本発明が解決しようとする問題 一般的に集積回路は、大面積基板上に組み込まれ、相互
接続される数千のトランジスタから構成されている。こ
れらの製造では、多数の工程から成り、累積的な構造上
及び配置上の公差が精密さを欠かせたり、トランジスタ
の電気的性能を低下させたりする。このことは、特にパ
イポーラトランジスタの場合に当てはまる。それは、た
とえば、コレクタ領域が基板結晶中に有り、ベース領域
及びエミッタ領域がその上にエピタキシヤルに配置され
ている場合などである。このような構造では、位置合わ
せにおけるリソグラフイの限界だけでなく、各領域がデ
バイスのパラメータにどのように影響するかについても
考慮しなければならない。従来技術において、ベース領
域の適切な大きさについていくつか考慮されている。同
様に、それは直接、ベースーコレクタ間の静電容量に影
響する。ベースーコレクタ領域がベースーエミッタ領域
と同じ大きさであることが理想的かつ適切である。
接続される数千のトランジスタから構成されている。こ
れらの製造では、多数の工程から成り、累積的な構造上
及び配置上の公差が精密さを欠かせたり、トランジスタ
の電気的性能を低下させたりする。このことは、特にパ
イポーラトランジスタの場合に当てはまる。それは、た
とえば、コレクタ領域が基板結晶中に有り、ベース領域
及びエミッタ領域がその上にエピタキシヤルに配置され
ている場合などである。このような構造では、位置合わ
せにおけるリソグラフイの限界だけでなく、各領域がデ
バイスのパラメータにどのように影響するかについても
考慮しなければならない。従来技術において、ベース領
域の適切な大きさについていくつか考慮されている。同
様に、それは直接、ベースーコレクタ間の静電容量に影
響する。ベースーコレクタ領域がベースーエミッタ領域
と同じ大きさであることが理想的かつ適切である。
米国特許第4380774号において、コレクタ領域は、エミ
ッタ領域と一致する活性領域だけをそこに残すように、
イオン注入される。
ッタ領域と一致する活性領域だけをそこに残すように、
イオン注入される。
米国特許第4428111号において、コレクタ領域上にベー
ス領域及びエミッタ領域を成長させており、当該ベース
領域は非常に薄い。ベース領域と同じ導電性を有する側
層は、接点としての役目を果し、関連領域を制御する。
ス領域及びエミッタ領域を成長させており、当該ベース
領域は非常に薄い。ベース領域と同じ導電性を有する側
層は、接点としての役目を果し、関連領域を制御する。
米国特許第4593305号において、関連領域の制御は接合
部の近辺の不純物添加を制御することによつて達成され
る。
部の近辺の不純物添加を制御することによつて達成され
る。
アスベックらによるIEEE電子デバイス論文集（1984年８
月、EDL−５、８巻310頁）において、ベース領域を、エ
ミッタサイズに維持するために、外側ベースの下にO2が
イオン注入される。
月、EDL−５、８巻310頁）において、ベース領域を、エ
ミッタサイズに維持するために、外側ベースの下にO2が
イオン注入される。
C.課題を解決するための手段 本発明は、ベース領域の面積が非常に小さく形成され、
この面積が、エミッタ領域の面積の２倍より小さい面積
のパイポーラトランジスタを提供する。２つの台を含ん
でいるデバイス構造が採用され、一方の台はベース領域
の大きさを確定し、他方の台は相互接続配線を容易にす
るために外因性ベース領域の接続位置を確定する。本発
明は、特に、パイポーラヘテロ接合トランジスタ技術に
おいて効果がある。
この面積が、エミッタ領域の面積の２倍より小さい面積
のパイポーラトランジスタを提供する。２つの台を含ん
でいるデバイス構造が採用され、一方の台はベース領域
の大きさを確定し、他方の台は相互接続配線を容易にす
るために外因性ベース領域の接続位置を確定する。本発
明は、特に、パイポーラヘテロ接合トランジスタ技術に
おいて効果がある。
D.実施例 本発明は、ベース領域の面積が非常に小さくなるように
実現され、ベース領域の面積がエミッタ領域のの２倍よ
りも小さい集積回路バイボーラトランジスタを提供す
る。関連領域は、ベース接点を位置決めする役割を持つ
第１の台若しくは電極台によつて確定される。デバイス
間相互接続又は、相互接続配線の制限は、相互接続配線
の位置決めを容易にする第２の台若しくはベース台によ
つて緩和される。
実現され、ベース領域の面積がエミッタ領域のの２倍よ
りも小さい集積回路バイボーラトランジスタを提供す
る。関連領域は、ベース接点を位置決めする役割を持つ
第１の台若しくは電極台によつて確定される。デバイス
間相互接続又は、相互接続配線の制限は、相互接続配線
の位置決めを容易にする第２の台若しくはベース台によ
つて緩和される。
第１図を参照すると、本発明の原理を説明しているバイ
ポーラトランジスタの横断面図が描かれている。任意の
ｎ及びｐ導電型を割り当てて使用しており、基板１上に
は、絶縁体３によつて囲まれたｎ形コレクタ領域２を設
けている。コレクタ２領域上には、ｎ形領域６とｐ形真
性半導体ベース領域７に接している分離領域５を有する
ベース台４と、ｎ形エミツタ領域部９とｎ＋エミッタ接
続部10を含んでいる電極台８を設けている。絶縁体11
は、個別に、エミッタ、ベース及びコレクタ用の全体的
なデバイスの相互接続配線12、13、14を支持している。
２つの台座構造は、たとえ、ベース接点15及びｐ＋外因
性半導体ベース領域16が物理的にエミッタ領域９のすぐ
近くに位置されるとしても、相互接続配線12、13及び14
の分離を許容する。
ポーラトランジスタの横断面図が描かれている。任意の
ｎ及びｐ導電型を割り当てて使用しており、基板１上に
は、絶縁体３によつて囲まれたｎ形コレクタ領域２を設
けている。コレクタ２領域上には、ｎ形領域６とｐ形真
性半導体ベース領域７に接している分離領域５を有する
ベース台４と、ｎ形エミツタ領域部９とｎ＋エミッタ接
続部10を含んでいる電極台８を設けている。絶縁体11
は、個別に、エミッタ、ベース及びコレクタ用の全体的
なデバイスの相互接続配線12、13、14を支持している。
２つの台座構造は、たとえ、ベース接点15及びｐ＋外因
性半導体ベース領域16が物理的にエミッタ領域９のすぐ
近くに位置されるとしても、相互接続配線12、13及び14
の分離を許容する。
垂直方向の厚さに差をつけることにより薄い部分を通し
て分離層３を形成する際の制約を減少させる。減少され
た厚みは、さらにコレクタ接点18のリーチスルーを容易
にする。本発明は、第２図において第１図と同じ符号を
使用し、平面図で示されている。第２図は、リソグラフ
イの性能上の制約から、比較的大きく離れている相互接
続配線12、13そして14を表している。これに対して、ベ
ース接点15及びｐ＋外因性半導体領域16は、電極台８の
Ｎ形エミツタ領域９の非常に近くに配置されている。
て分離層３を形成する際の制約を減少させる。減少され
た厚みは、さらにコレクタ接点18のリーチスルーを容易
にする。本発明は、第２図において第１図と同じ符号を
使用し、平面図で示されている。第２図は、リソグラフ
イの性能上の制約から、比較的大きく離れている相互接
続配線12、13そして14を表している。これに対して、ベ
ース接点15及びｐ＋外因性半導体領域16は、電極台８の
Ｎ形エミツタ領域９の非常に近くに配置されている。
本発明の構造と方法は、最も小さいベース領域を有する
トランジスタを提供する。典形的に、このベース領域、
したがつてコレクタ・ベース間の静電容量は、従来のト
ランジスタにおける静電容量の３分の１となる。このこ
とは、従来のトランジスタの性能に比べてかなり大きな
改良となる。このことは従来技術として第３図に示され
ている。ベース・コレクタ間の静電容量は、バイポーラ
トランジスタのスイッチング性能に強い影響を与えるこ
とが良く知られている。第３図に示されるように従来の
トランジスタ構造において、エミツタ領域21を取り囲ん
でいるベース領域20は、かなり大きな領域を占める。こ
のような大きなベース領域20は、多くの条件を考慮した
結果もたらされるものである。その条件の主な一つは、
リソグラフイにおける種々の位置合わせの誤差等を許容
しなければならないことである。第３図を参照すると、
全ベース領域は符号20、エミッタ領域は符号21、ベース
接点は符号22、相互接続ベース接続は符号23、相互接続
エミッタ接続は符号24で示している。このようなタイプ
の従来の構造において、幅Ｘ、Ｙ、Ｚ、ＶそしてＵは、
実際上各領域の面積を減少させることになるが、これは
主としてリソグラフイの性能の限界によつて左右されて
いた。幅Ｘは、エミッタ領域の縁とベース領域の縁とを
離すために必要な寸法である。幅Ｙは、信頼性を与える
ために必要であるエミツタ領域の縁と相互接続エミツタ
接続金属との間の寸法である。幅Ｚは、ベース接続とエ
ミツタ接続との間の相互接続金属間の間隔である。幅Ｖ
は、相互接続ベース金属とベース領域との接続との間の
接点に必要な幅である。幅Ｕは、ベース領域の外側の領
域に対してベース接点金属が短絡するのを防げるために
与えられるベース接点金属とベース領域の縁との間の寸
法である。これらの従来技術の状況の下で、ベース領域
面積をＡとすると、Ａは次の方程式１で表現される。
トランジスタを提供する。典形的に、このベース領域、
したがつてコレクタ・ベース間の静電容量は、従来のト
ランジスタにおける静電容量の３分の１となる。このこ
とは、従来のトランジスタの性能に比べてかなり大きな
改良となる。このことは従来技術として第３図に示され
ている。ベース・コレクタ間の静電容量は、バイポーラ
トランジスタのスイッチング性能に強い影響を与えるこ
とが良く知られている。第３図に示されるように従来の
トランジスタ構造において、エミツタ領域21を取り囲ん
でいるベース領域20は、かなり大きな領域を占める。こ
のような大きなベース領域20は、多くの条件を考慮した
結果もたらされるものである。その条件の主な一つは、
リソグラフイにおける種々の位置合わせの誤差等を許容
しなければならないことである。第３図を参照すると、
全ベース領域は符号20、エミッタ領域は符号21、ベース
接点は符号22、相互接続ベース接続は符号23、相互接続
エミッタ接続は符号24で示している。このようなタイプ
の従来の構造において、幅Ｘ、Ｙ、Ｚ、ＶそしてＵは、
実際上各領域の面積を減少させることになるが、これは
主としてリソグラフイの性能の限界によつて左右されて
いた。幅Ｘは、エミッタ領域の縁とベース領域の縁とを
離すために必要な寸法である。幅Ｙは、信頼性を与える
ために必要であるエミツタ領域の縁と相互接続エミツタ
接続金属との間の寸法である。幅Ｚは、ベース接続とエ
ミツタ接続との間の相互接続金属間の間隔である。幅Ｖ
は、相互接続ベース金属とベース領域との接続との間の
接点に必要な幅である。幅Ｕは、ベース領域の外側の領
域に対してベース接点金属が短絡するのを防げるために
与えられるベース接点金属とベース領域の縁との間の寸
法である。これらの従来技術の状況の下で、ベース領域
面積をＡとすると、Ａは次の方程式１で表現される。
方程式１ Ａ＝(LE+2X)×(U+V+Z+Y+X+WE) ここで、LEとWEは、それぞれエミツタの長さと幅であ
る。実際例として、典型的な３×1.5μ2のエミツタに関
してＵ、Ｖ、Ｘ、ＹそしてＺの値を、それぞれ0.6μ、
0.9μ、0.6μ、0.6μそして1.5乃至1.8μと想定する
と、全ベース領域面積は、1.8μのＺ値に対して約25.2
μ2になる。
る。実際例として、典型的な３×1.5μ2のエミツタに関
してＵ、Ｖ、Ｘ、ＹそしてＺの値を、それぞれ0.6μ、
0.9μ、0.6μ、0.6μそして1.5乃至1.8μと想定する
と、全ベース領域面積は、1.8μのＺ値に対して約25.2
μ2になる。
一方、本発明によると真性半導体ベース領域７は、エミ
ッタ領域９に等しい面積を占めるが、外因性半導体ベー
ス領域の長さは、エミッタ領域９の長さに等しく、外因
性半導体ベース領域の幅は、ｐ接点金属と接触するのに
必要な長さである。すなわち、典型的には約0.9μであ
る。その結果、ベース面積は、典型的には約7.7μ2にな
る。
ッタ領域９に等しい面積を占めるが、外因性半導体ベー
ス領域の長さは、エミッタ領域９の長さに等しく、外因
性半導体ベース領域の幅は、ｐ接点金属と接触するのに
必要な長さである。すなわち、典型的には約0.9μであ
る。その結果、ベース面積は、典型的には約7.7μ2にな
る。
本発明の原理に従うと、本発明は、特有の導電形及び特
性の化合物半導体材料が採用されるヘテロ接合バイポー
ラトランジスタに関連して第４図乃至第13図に従つて説
明される。しかしなから、本発明の原理に基づいて、多
くの置換が当業者にとって可能である。
性の化合物半導体材料が採用されるヘテロ接合バイポー
ラトランジスタに関連して第４図乃至第13図に従つて説
明される。しかしなから、本発明の原理に基づいて、多
くの置換が当業者にとって可能である。
第４図乃至第13図に従つて説明するプロセスによると、
最も狭いベース領域を有するヘテロ接合バイポーラトラ
ンジスタを製造し得る。従来のトランジスタと比べる
と、本発明に係るプロセスは、ベース領域を約３分の１
まで小さくすることが可能である。そして、これに伴っ
てコレクタ・ベース間の静電容量も小さくなる。
最も狭いベース領域を有するヘテロ接合バイポーラトラ
ンジスタを製造し得る。従来のトランジスタと比べる
と、本発明に係るプロセスは、ベース領域を約３分の１
まで小さくすることが可能である。そして、これに伴っ
てコレクタ・ベース間の静電容量も小さくなる。
本発明に係るプロセスを採用すると、ベース領域の面積
の大きな低減がエミッタ縁に関してベース縁の３重の自
己整合を通して達成される。ベース接点金属15の配置
は、エミツタの４つの縁の１つから0.2μだけ離れ、そ
して、装置の全４側面上のベース領域の外側の分離領域
５の自己整合配置は、第３図に示した幅Ｕの制約を取り
除く。換言すれば、ベース接点金属15は、コレクタ短絡
回路の原因を作ることなく、相互接続ベース金属13へ接
続させるために必要なだけベース領域を越えて拡張し得
る。
の大きな低減がエミッタ縁に関してベース縁の３重の自
己整合を通して達成される。ベース接点金属15の配置
は、エミツタの４つの縁の１つから0.2μだけ離れ、そ
して、装置の全４側面上のベース領域の外側の分離領域
５の自己整合配置は、第３図に示した幅Ｕの制約を取り
除く。換言すれば、ベース接点金属15は、コレクタ短絡
回路の原因を作ることなく、相互接続ベース金属13へ接
続させるために必要なだけベース領域を越えて拡張し得
る。
第４図を参照すると、従来の構造が例えばGaAsのような
単結晶化合物半導体から成るウエハ30上に設けられてい
る。このウエハ30上には、例えばＮ＋GaAs等の層31、Ｎ
型GaAs又はAlGaAsの層32、ｐ型GaAsの層33、Ｎ型AlGaAs
の層34そしてＮ＋GaAsの層35の順に連続して、従来から
知られている有機金属化学的気相成長（MOCVD）法又は
分子線エピタキシ（MBE）法を使用して成長させてい
る。化学的気相成長（CVD）法を使用して、次にポリシ
リコン層37の前に成長されるSixNy層36が上位層35上に
形成される。
単結晶化合物半導体から成るウエハ30上に設けられてい
る。このウエハ30上には、例えばＮ＋GaAs等の層31、Ｎ
型GaAs又はAlGaAsの層32、ｐ型GaAsの層33、Ｎ型AlGaAs
の層34そしてＮ＋GaAsの層35の順に連続して、従来から
知られている有機金属化学的気相成長（MOCVD）法又は
分子線エピタキシ（MBE）法を使用して成長させてい
る。化学的気相成長（CVD）法を使用して、次にポリシ
リコン層37の前に成長されるSixNy層36が上位層35上に
形成される。
リソグラフイ及びエッチングを行なつて、層37、36、35
そして34は、第１の台若しくは電極台が形成されるよう
に縁38及び39を境に、取り除かれる。この台は、エミツ
タ領域を形成する。
そして34は、第１の台若しくは電極台が形成されるよう
に縁38及び39を境に、取り除かれる。この台は、エミツ
タ領域を形成する。
第４図乃至第13図は、従来技術で普通に見られるように
横断面図で示されているけれど、台の横断面構造が３次
元であることは当業者にとって明らかであろう。
横断面図で示されているけれど、台の横断面構造が３次
元であることは当業者にとって明らかであろう。
例えば、化学的気相成長法を行なうことにより、第５図
に示すSiOx層40が、層34乃至37から形成された台の周り
に成長される。この後にポリイミドの平面化コーテイン
グが行なわれる。次に、例えば、CF4ガスによる反応性
イオンエッチング（実質的に同じエツチング速度でSiOx
及びポリイミド又はレジストをエッチングする）法、又
は同じ速度で２つの材料を取り除くイオンミリング法を
使つたエッチバック技術が適用される。第５図に示した
構造は、層37の最上面が丁度露出されるとき、エッチバ
ックが停止されることによつて形成される。
に示すSiOx層40が、層34乃至37から形成された台の周り
に成長される。この後にポリイミドの平面化コーテイン
グが行なわれる。次に、例えば、CF4ガスによる反応性
イオンエッチング（実質的に同じエツチング速度でSiOx
及びポリイミド又はレジストをエッチングする）法、又
は同じ速度で２つの材料を取り除くイオンミリング法を
使つたエッチバック技術が適用される。第５図に示した
構造は、層37の最上面が丁度露出されるとき、エッチバ
ックが停止されることによつて形成される。
第６図を参照すると、穴41が縁39に沿つて形成され、製
造されつつあるデバイスのエミッタサイズに等しい領域
42を残しながら、全ての材料が第１の台から取り除かれ
る。このことは、次のように行なわれる。
造されつつあるデバイスのエミッタサイズに等しい領域
42を残しながら、全ての材料が第１の台から取り除かれ
る。このことは、次のように行なわれる。
大きめのホトレジストマスク（図示されていない）は、
第１の台の取り除かれる特定部分（第６図の39と43の
間）が露光されるように第５図の構造の表面上で使用さ
れる。ポリシリコン層37は、例えばシリコン酸化物に対
しては大変に遅いエツチング速度を有するSF6／cl2ガス
による反応性イオンエッチングを用いて最初にエッチン
グされる。
第１の台の取り除かれる特定部分（第６図の39と43の
間）が露光されるように第５図の構造の表面上で使用さ
れる。ポリシリコン層37は、例えばシリコン酸化物に対
しては大変に遅いエツチング速度を有するSF6／cl2ガス
による反応性イオンエッチングを用いて最初にエッチン
グされる。
これに続いて、同じマスクが使用され、シリコン窒化物
層36は、例えばCF4ガスによる反応性イオンエツチング
に変更することによつてエツチングされる。当該エツチ
ングは、シリコン酸化物層40における領域44の部分を取
り除くが、シリコン酸化物層40は、十分な膜厚があるた
め、この領域44をエッチングしても十分残るからこれに
よつて特別な影響はない。
層36は、例えばCF4ガスによる反応性イオンエツチング
に変更することによつてエツチングされる。当該エツチ
ングは、シリコン酸化物層40における領域44の部分を取
り除くが、シリコン酸化物層40は、十分な膜厚があるた
め、この領域44をエッチングしても十分残るからこれに
よつて特別な影響はない。
同じホトレジストマスクを保持したまま、次にGaAsのＮ
＋層35は、同じエッチャントで等方性プラズマエッチン
グによつて続けられる、例えばCCl2F2＋Heガスによる反
応性イオンエッチングを使つて、幅約0.2μのアンダー
カット部45を形成するようにエッチングされる。穴41の
エッチングは、例えば、ウエットエッチングやプラズマ
エッチングを使つて層34を取り除き続ける。穴41を通し
て、次に例えばマグネシウムイオン等のイオン注入が、
層33における外因性半導体ベースｐ＋領域46を形成する
ように行なわれる。なお、上記外因性半導体ベースｐ＋
領域46は層32に向かって少し下に伸びている方が好まし
い。
＋層35は、同じエッチャントで等方性プラズマエッチン
グによつて続けられる、例えばCCl2F2＋Heガスによる反
応性イオンエッチングを使つて、幅約0.2μのアンダー
カット部45を形成するようにエッチングされる。穴41の
エッチングは、例えば、ウエットエッチングやプラズマ
エッチングを使つて層34を取り除き続ける。穴41を通し
て、次に例えばマグネシウムイオン等のイオン注入が、
層33における外因性半導体ベースｐ＋領域46を形成する
ように行なわれる。なお、上記外因性半導体ベースｐ＋
領域46は層32に向かって少し下に伸びている方が好まし
い。
該デバイスの説明との関連付けを手助けするために導電
型が図面中に含まれている。
型が図面中に含まれている。
外因性半導体ベース領域46におけるドーパントによる活
性化のために、キャップを用いないAsH3アニーリング又
は約500Åのシリコン窒化薄膜の気相成長後のウエハ表
面上でキャップを用いるアニーリングが行なわれる。薄
いキャップが使用される場合、それは、例えばCF4ガス
によるプラズマエッチン方法を用いてアニーリング後に
取り除かれる。
性化のために、キャップを用いないAsH3アニーリング又
は約500Åのシリコン窒化薄膜の気相成長後のウエハ表
面上でキャップを用いるアニーリングが行なわれる。薄
いキャップが使用される場合、それは、例えばCF4ガス
によるプラズマエッチン方法を用いてアニーリング後に
取り除かれる。
平坦化するためのポリイミド又はレジストの被覆が次に
行なわれる。第７図に現われた構造を形成するように、
O2ガス圧力よるエッチバックが行われる。ポリイミドま
たはレジストの領域49が穴41を埋めそして、ポリシリコ
ン37上の領域42が露呈される。
行なわれる。第７図に現われた構造を形成するように、
O2ガス圧力よるエッチバックが行われる。ポリイミドま
たはレジストの領域49が穴41を埋めそして、ポリシリコ
ン37上の領域42が露呈される。
次に、第８図を参照すると、第７図及びそれ以前に示さ
れたシリコン酸化物層40が、例えば、緩衝液で処理され
たHF液によるウエットエッチバック法を使つて取り除か
れる。そしてこの後、例えば、ほう素、水素、酸素等の
ようなイオン注入が続いて行なわれる。そして、それ
は、界面38とポリイミド又は、レジスト49の界面51を上
記エッチングを行なう境界として使用して絶縁性領域50
を形成する。
れたシリコン酸化物層40が、例えば、緩衝液で処理され
たHF液によるウエットエッチバック法を使つて取り除か
れる。そしてこの後、例えば、ほう素、水素、酸素等の
ようなイオン注入が続いて行なわれる。そして、それ
は、界面38とポリイミド又は、レジスト49の界面51を上
記エッチングを行なう境界として使用して絶縁性領域50
を形成する。
この段階で、エミツタ領域34を備えた本発明の第１の台
若しくは電極台が完成する。
若しくは電極台が完成する。
次に第９図を参照すると、ポリイミド又はレジスト49が
取り除かれ、それからリソグラフィ及びエッチングによ
つて絶縁性領域50の部分は、層31を露出するためにエッ
チングされる。次にサブコレクタ端を確定する分離領域
52がほう素、水素又は酸素のイオン注入によって形成さ
れる。次に、第10図を参照すると、従来、周知の標準リ
フトオフ技術を採用して、例えば、金／マンガンのよう
な金属系が外因性半導体べース領域46のべース接点53と
して機能するように蒸着される。従来の標準リフトオフ
技術において、べース接点53の形成中蒸発されない幾つ
かの金属は、電極54として層37上に落ち、そして接点
は、従つて形成された突出部（アンダーカット部）45の
縁にその縁がそろうように描かれることになる。
取り除かれ、それからリソグラフィ及びエッチングによ
つて絶縁性領域50の部分は、層31を露出するためにエッ
チングされる。次にサブコレクタ端を確定する分離領域
52がほう素、水素又は酸素のイオン注入によって形成さ
れる。次に、第10図を参照すると、従来、周知の標準リ
フトオフ技術を採用して、例えば、金／マンガンのよう
な金属系が外因性半導体べース領域46のべース接点53と
して機能するように蒸着される。従来の標準リフトオフ
技術において、べース接点53の形成中蒸発されない幾つ
かの金属は、電極54として層37上に落ち、そして接点
は、従つて形成された突出部（アンダーカット部）45の
縁にその縁がそろうように描かれることになる。
次に第11図を参照すると、倒えば化学的気相成長法を採
用して、SixNy又はSiOxの絶縁層55がこれまでのところ
で製造された構造上に堆積される。そして絶縁層55上
に、ポリイミド又はレジストの平坦化層56が堆積され
る。
用して、SixNy又はSiOxの絶縁層55がこれまでのところ
で製造された構造上に堆積される。そして絶縁層55上
に、ポリイミド又はレジストの平坦化層56が堆積され
る。
次に第12図を参照すると、従来、標準的なエッチバック
技術を採用して、ポリイミド層56とSixNyはSiOx層55
は、第11図の金属層54が露出されるようになるまで、例
えば、CF4ガスによる反応性イオンエッチング法を使用
して実質的に同じエッチング速度でエツチバックされ
る。次にイオンミリング技術が金属層54を取り除くため
に採用される。その後、ポリシリコン層37及びシリコン
窒化物層36はCF4ガスによる反応性イオンエッチング法
により取り除かれ得る。
技術を採用して、ポリイミド層56とSixNyはSiOx層55
は、第11図の金属層54が露出されるようになるまで、例
えば、CF4ガスによる反応性イオンエッチング法を使用
して実質的に同じエッチング速度でエツチバックされ
る。次にイオンミリング技術が金属層54を取り除くため
に採用される。その後、ポリシリコン層37及びシリコン
窒化物層36はCF4ガスによる反応性イオンエッチング法
により取り除かれ得る。
次に第13図を参照すると、デバイスは、ベース接点とコ
レクタ接点のための絶縁層55を通して接点穴57及び58を
エッチングするためにリソグラフィ法を使用して完成さ
れる。従来周知のリフトオフ技術を通じて、ｎ接点金属
59及び60がそれぞれエミッタ及びコレクタ上に設けられ
る。
レクタ接点のための絶縁層55を通して接点穴57及び58を
エッチングするためにリソグラフィ法を使用して完成さ
れる。従来周知のリフトオフ技術を通じて、ｎ接点金属
59及び60がそれぞれエミッタ及びコレクタ上に設けられ
る。
最後にリソグラフイ法及びリフトオフ技術及び標準的な
膜成長法を通じて、それぞれ、エミツタ、ベース及びコ
レクタのための相互接続金属配線61、62及び63用パター
ンが敷設される。
膜成長法を通じて、それぞれ、エミツタ、ベース及びコ
レクタのための相互接続金属配線61、62及び63用パター
ンが敷設される。
第13図の構造において、外因性半導体べース接点金属53
は、第６図と関連して説明されたオーバーハング手法が
許容する限度までエミッタ領域34に非常に接近して配設
されている。従つて、第１の台若しくは電極台は、ベー
スの大きさ及びベース接点の間隔を左右する。絶縁性領
域50を設けたことによつて区切られる第２の台又はベー
ス台は、相互接続金属配線62の接続を可能にするように
拡張されてべース接点53を支持するように作用する。
は、第６図と関連して説明されたオーバーハング手法が
許容する限度までエミッタ領域34に非常に接近して配設
されている。従つて、第１の台若しくは電極台は、ベー
スの大きさ及びベース接点の間隔を左右する。絶縁性領
域50を設けたことによつて区切られる第２の台又はベー
ス台は、相互接続金属配線62の接続を可能にするように
拡張されてべース接点53を支持するように作用する。
第13図の構造では、基板がGaAsであり、サブコレクタ層
31が、約5000Åの厚さのＮ＋GaAsであり、コレクタ層32
が約4000Åの厚さのＮ型GaAs又はＮ型AlGaAsのいずれか
である。べース層33は、約1000Åの厚さのｐ型GaAsであ
る。エミッタ層34は、約1500Åの厚さのＮ型AlGaAsであ
り、そしてｎ＋エミッタ層34は、約1500Åの厚さのＮ＋
GaAsである。べース接点金属53は、金／マンガンであ
り、そしてエミッタ及びコレクタ用の接点金属59、60は
金／マンガン／ニッケルである。相互接続金属61乃至63
は、例えばTiWのような適した障壁金属層を含むアルミ
ニウムである。
31が、約5000Åの厚さのＮ＋GaAsであり、コレクタ層32
が約4000Åの厚さのＮ型GaAs又はＮ型AlGaAsのいずれか
である。べース層33は、約1000Åの厚さのｐ型GaAsであ
る。エミッタ層34は、約1500Åの厚さのＮ型AlGaAsであ
り、そしてｎ＋エミッタ層34は、約1500Åの厚さのＮ＋
GaAsである。べース接点金属53は、金／マンガンであ
り、そしてエミッタ及びコレクタ用の接点金属59、60は
金／マンガン／ニッケルである。相互接続金属61乃至63
は、例えばTiWのような適した障壁金属層を含むアルミ
ニウムである。
第13図に示した構造において、第１の台は、典型的に、
縦3.0μ、横1.5μのエミツタ領域を備えている。外因性
半導体べース領域46を含んでいるべース領域は、典型的
に約８μである。本書においてパイポーラトランジスタ
の構造及び製造技術か説明されている。そこでは、べー
ス領域が非常に狭い。それは、エミツタ領域の２倍の面
積に満たないに等しい。そこで、第１の台は、エミッタ
サイズに対応して最小の真性半導体べース領域を作り、
そして相互接続金属の配置を容易にするためにエミツタ
及びべース接点金属の拡張を支持する第２の台のすぐ近
くに、外因性半導体べース領域上へのべース接点金属が
形成される。
縦3.0μ、横1.5μのエミツタ領域を備えている。外因性
半導体べース領域46を含んでいるべース領域は、典型的
に約８μである。本書においてパイポーラトランジスタ
の構造及び製造技術か説明されている。そこでは、べー
ス領域が非常に狭い。それは、エミツタ領域の２倍の面
積に満たないに等しい。そこで、第１の台は、エミッタ
サイズに対応して最小の真性半導体べース領域を作り、
そして相互接続金属の配置を容易にするためにエミツタ
及びべース接点金属の拡張を支持する第２の台のすぐ近
くに、外因性半導体べース領域上へのべース接点金属が
形成される。
D.発明の効果 バイポーラトランジスタのスイッチング性能に強い影響
を与えるべース・コレクタ間の静電容量を従来の３分の
１に減少させることができる。
を与えるべース・コレクタ間の静電容量を従来の３分の
１に減少させることができる。
第１図は、本発明の原理に沿つた新規な構造の横断面概
略図である。 第２図は、第１図に示した構造の平面図である。 第３図は、従来のバイポーラトランジスタ集積回路にお
ける電極と配線幅の相互関係を表わした平面図である。 第４図乃至第13図は、ヘテロ接合バイポーラトランジス
タ集積回路の製造に本発明の原理を適用した中間工程を
表しており、 第４図は、電極台を上に設けた多層基板の構造図であ
る。 第５図は、電極台の周囲に一時的に形成された材料を設
けた第４図の多層基板の構造図である。 第６図は、ベース電極を有する電極台の面積を減少させ
た後の第５図の多層基板の構造図である。 第７図は、第５図の段階で形成された材料層上で行なわ
れる侵食作用を許さない材料で保護される電極台の面積
の減少した第６図の多層基板の構造図である。 第８図は、絶縁層が電極台に隣接して設けられる第７図
の多層基板の構造図である。 第９図は、障壁層への通路を設けるために絶縁層が浸食
された第８図の多層基板の構造図である。 第10図は、金属がべースへ接触している第９図の多層基
板の構造図である。 第11図は、絶縁と平坦化被覆された第10図の多層基板の
構造図である。 第12図は、電極台を露光するために部分的に被覆を取り
除いた第11図の多層基板の構造図である。 第13図は、接点穴が絶縁被覆膜中に形成され、金属被覆
が行なわれた第13図の多層基板の構造図である。 １……基板、２……サブコレクタ領域、３及び５……分
離領域、４……べース台、６……コレクタ領域（第１電
極）、７……真性半導体ベース領域、８……電極台、９
……エミツタ領域、15……べース接点、16……外因牲半
導体べース領域、11……絶縁体、12.13.14……相互接続
配線。
略図である。 第２図は、第１図に示した構造の平面図である。 第３図は、従来のバイポーラトランジスタ集積回路にお
ける電極と配線幅の相互関係を表わした平面図である。 第４図乃至第13図は、ヘテロ接合バイポーラトランジス
タ集積回路の製造に本発明の原理を適用した中間工程を
表しており、 第４図は、電極台を上に設けた多層基板の構造図であ
る。 第５図は、電極台の周囲に一時的に形成された材料を設
けた第４図の多層基板の構造図である。 第６図は、ベース電極を有する電極台の面積を減少させ
た後の第５図の多層基板の構造図である。 第７図は、第５図の段階で形成された材料層上で行なわ
れる侵食作用を許さない材料で保護される電極台の面積
の減少した第６図の多層基板の構造図である。 第８図は、絶縁層が電極台に隣接して設けられる第７図
の多層基板の構造図である。 第９図は、障壁層への通路を設けるために絶縁層が浸食
された第８図の多層基板の構造図である。 第10図は、金属がべースへ接触している第９図の多層基
板の構造図である。 第11図は、絶縁と平坦化被覆された第10図の多層基板の
構造図である。 第12図は、電極台を露光するために部分的に被覆を取り
除いた第11図の多層基板の構造図である。 第13図は、接点穴が絶縁被覆膜中に形成され、金属被覆
が行なわれた第13図の多層基板の構造図である。 １……基板、２……サブコレクタ領域、３及び５……分
離領域、４……べース台、６……コレクタ領域（第１電
極）、７……真性半導体ベース領域、８……電極台、９
……エミツタ領域、15……べース接点、16……外因牲半
導体べース領域、11……絶縁体、12.13.14……相互接続
配線。
Claims (4)
- 【請求項１】各々エピタキシャルに積み重ねられる関係
を有する、埋設導電性層、第１の層、ベース層となる第
２の層及び第３の層を順次に形成された単結晶半導体本
体からバイポーラトランジスタを製造する方法におい
て、 （ａ）前記ベース層を露出させるまで、前記半導体本体
の所定の領域を残して前記半導体本体を除去する工程
と、 （ｂ）前記残された領域を包囲して前記ベース層の露出
表面を被覆材料で覆う工程と、 （ｃ）製造されようとしているトランジスタ構造に必要
な面積の領域を残して、前記残された領域の半導体本体
の一部分を前記ベース層を露出させるまで除去する工程
と、 （ｄ）前記（ｃ）の工程で露出された前記ベース層の露
出領域を高導電性を有するように変換する工程と、 （ｅ）前記ベースの前記高導電性領域をレジスト材で覆
い、前記被覆材料を除去し、前記ベース層のレジストで
覆われない露出部分を絶縁性領域に変換する工程と、 （ｆ）前記（ｃ）の工程により残された前記半導体本体
の部分及び前記（ｄ）の工程で高導電性にされた前記ベ
ース層の周辺に所定の面積の前記絶縁性領域を残して前
記埋設導電性層に至るまで前記絶縁性領域を取り除き、
かつここで残された前記絶縁性領域を取り囲んでいる前
記埋設導電性層の露出部分を絶縁性の分離領域に転換す
る工程と、 （ｇ）前記（ｆ）の工程で前記ベース層の周辺に残され
た前記絶縁性領域の一部分上にまで延在する金属接続パ
ターンを前記ベース領域の高導電性領域に蒸着する工程
と、 （ｈ）前記工程で作られた構造上に絶縁層を形成し、当
該絶縁層上に平坦化材料層を形成し、前記絶縁層の平坦
な表面を露出するまで前記平坦化材料層と前記絶縁層を
除去する工程と、 （ｉ）前記絶縁層内に前記埋設導電性層及びベース層の
金属接続パターンに達する開孔を開け、該開孔をとおし
て前記埋設導電性層及びベース層の金属接続パターンに
金属接続を行なう工程と、 を含むバイポーラトランジスタの製造方法。 - 【請求項２】前記第１の層はコレクタ層であり、前記第
３の層はエミッタ層である請求項１に記載のバイポーラ
トランジスタの製造方法。 - 【請求項３】前記第１の層はエミッタ層であり、前記第
３の層はコレクタ層である請求項１に記載のバイポーラ
トランジスタの製造方法。 - 【請求項４】前記被覆材料で覆う工程はシリコン酸化物
を前記ベース層の露出表面に気相成長させる工程である
請求項１に記載のバイポーラトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US238830 | 1988-08-31 | ||
| US07/238,830 US4967253A (en) | 1988-08-31 | 1988-08-31 | Bipolar transistor integrated circuit technology |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121335A JPH02121335A (ja) | 1990-05-09 |
| JPH0770542B2 true JPH0770542B2 (ja) | 1995-07-31 |
Family
ID=22899505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1221892A Expired - Fee Related JPH0770542B2 (ja) | 1988-08-31 | 1989-08-30 | バイポーラトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4967253A (ja) |
| EP (1) | EP0362104A1 (ja) |
| JP (1) | JPH0770542B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391503A (en) * | 1991-05-13 | 1995-02-21 | Sony Corporation | Method of forming a stacked semiconductor device wherein semiconductor layers and insulating films are sequentially stacked and forming openings through such films and etchings using one of the insulating films as a mask |
| US5306649A (en) * | 1991-07-26 | 1994-04-26 | Avantek, Inc. | Method for producing a fully walled emitter-base structure in a bipolar transistor |
| US5468659A (en) * | 1994-03-10 | 1995-11-21 | Hughes Aircraft Company | Reduction of base-collector junction parasitic capacitance of heterojunction bipolar transistors |
| US5672522A (en) * | 1996-03-05 | 1997-09-30 | Trw Inc. | Method for making selective subcollector heterojunction bipolar transistors |
| DE19842106A1 (de) * | 1998-09-08 | 2000-03-09 | Inst Halbleiterphysik Gmbh | Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung |
| DE10142690A1 (de) * | 2001-08-31 | 2003-03-27 | Infineon Technologies Ag | Kontaktierung des Emitterkontakts einer Halbleitervorrichtung |
| US9029952B2 (en) * | 2012-04-19 | 2015-05-12 | Macronix International Co., Ltd. | Semiconductor structure and method of manufacturing the same |
| CN103378139B (zh) * | 2012-04-20 | 2016-02-03 | 旺宏电子股份有限公司 | 半导体结构及其制作方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195307A (en) * | 1977-07-25 | 1980-03-25 | International Business Machines Corporation | Fabricating integrated circuits incorporating high-performance bipolar transistors |
| US4380774A (en) * | 1980-12-19 | 1983-04-19 | The United States Of America As Represented By The Secretary Of The Navy | High-performance bipolar microwave transistor |
| US4654960A (en) * | 1981-11-02 | 1987-04-07 | Texas Instruments Incorporated | Method for fabricating GaAs bipolar integrated circuit devices |
| US4428111A (en) * | 1981-12-07 | 1984-01-31 | Bell Telephone Laboratories, Incorporated | Microwave transistor |
| US4611388A (en) * | 1983-04-14 | 1986-09-16 | Allied Corporation | Method of forming an indium phosphide-boron phosphide heterojunction bipolar transistor |
| US4593305A (en) * | 1983-05-17 | 1986-06-03 | Kabushiki Kaisha Toshiba | Heterostructure bipolar transistor |
| US4617724A (en) * | 1983-06-30 | 1986-10-21 | Fujitsu Limited | Process for fabricating heterojunction bipolar transistor with low base resistance |
| JPH0750714B2 (ja) * | 1984-01-30 | 1995-05-31 | 日本電気株式会社 | バイポーラトランジスタ |
| DE3564518D1 (en) * | 1984-09-29 | 1988-09-22 | Toshiba Kk | Heterojunction bipolar transistor and method of manufacturing the same |
| JP2506074B2 (ja) * | 1985-06-06 | 1996-06-12 | 株式会社東芝 | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 |
| JPH0744182B2 (ja) * | 1984-11-09 | 1995-05-15 | 株式会社日立製作所 | ヘテロ接合バイポ−ラ・トランジスタ |
| JPS61137364A (ja) * | 1984-12-10 | 1986-06-25 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US4593457A (en) * | 1984-12-17 | 1986-06-10 | Motorola, Inc. | Method for making gallium arsenide NPN transistor with self-aligned base enhancement to emitter region and metal contact |
| JPS61147571A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| KR900001394B1 (en) * | 1985-04-05 | 1990-03-09 | Fujitsu Ltd | Super high frequency intergrated circuit device |
| JPH0658912B2 (ja) * | 1985-05-07 | 1994-08-03 | 日本電信電話株式会社 | バイポーラトランジスタの製造方法 |
| JPS625659A (ja) * | 1985-07-02 | 1987-01-12 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| JPS6218762A (ja) * | 1985-07-18 | 1987-01-27 | Matsushita Electric Ind Co Ltd | ヘテロ接合トランジスタおよびその製造方法 |
| JPS62185370A (ja) * | 1986-02-08 | 1987-08-13 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
| JPH0654779B2 (ja) * | 1987-02-19 | 1994-07-20 | 松下電器産業株式会社 | ヘテロ接合バイポーラトランジスタ |
-
1988
- 1988-08-31 US US07/238,830 patent/US4967253A/en not_active Expired - Fee Related
-
1989
- 1989-07-26 EP EP89480115A patent/EP0362104A1/en not_active Ceased
- 1989-08-30 JP JP1221892A patent/JPH0770542B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4967253A (en) | 1990-10-30 |
| EP0362104A1 (en) | 1990-04-04 |
| JPH02121335A (ja) | 1990-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0747964B1 (en) | Fully self-aligned submicron heterojunction bipolar transistor and method of fabricating the same | |
| EP0166983B1 (en) | Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices | |
| US4996165A (en) | Self-aligned dielectric assisted planarization process | |
| EP0166142B1 (en) | Metal silicide channel stoppers for integrated circuits and method for making the same | |
| US4731340A (en) | Dual lift-off self aligning process for making heterojunction bipolar transistors | |
| EP0068154B1 (en) | Integrated circuit containing a semiconductive substrate having field isolation regions and electrically conductive regions | |
| US5064772A (en) | Bipolar transistor integrated circuit technology | |
| JPH0418735A (ja) | バイポーラ型半導体装置の製造方法 | |
| US4908324A (en) | Method of manufacturing bipolar transistor | |
| CN1034703C (zh) | 异质结双极晶体管 | |
| US4954457A (en) | Method of making heterojunction bipolar transistors | |
| US5344786A (en) | Method of fabricating self-aligned heterojunction bipolar transistors | |
| US4824794A (en) | Method for fabricating a bipolar transistor having self aligned base and emitter | |
| JPH0770542B2 (ja) | バイポーラトランジスタの製造方法 | |
| US4866000A (en) | Fabrication method for semiconductor integrated circuits | |
| EP0029552A2 (en) | Method for producing a semiconductor device | |
| JPH0553299B2 (ja) | ||
| US5073508A (en) | Method of manufacturing an integrated semiconductor circuit including a bipolar heterojunction transistor and/or buried resistors | |
| US7354820B2 (en) | Heterojunction bipolar transistor with dielectric assisted planarized contacts and method for fabricating | |
| US5471078A (en) | Self-aligned heterojunction bipolar transistor | |
| US6664574B2 (en) | Heterojunction semiconductor device and method of manufacturing | |
| CA1205577A (en) | Semiconductor device | |
| JP2603259B2 (ja) | ベース・エミッタコンタクト構成体及びその製造方法 | |
| US7067898B1 (en) | Semiconductor device having a self-aligned base contact and narrow emitter | |
| JPH0461346A (ja) | バイポーラ型半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |