JPH0744182B2 - ヘテロ接合バイポ−ラ・トランジスタ - Google Patents

ヘテロ接合バイポ−ラ・トランジスタ

Info

Publication number
JPH0744182B2
JPH0744182B2 JP59234908A JP23490884A JPH0744182B2 JP H0744182 B2 JPH0744182 B2 JP H0744182B2 JP 59234908 A JP59234908 A JP 59234908A JP 23490884 A JP23490884 A JP 23490884A JP H0744182 B2 JPH0744182 B2 JP H0744182B2
Authority
JP
Japan
Prior art keywords
base
collector
electrode
emitter
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59234908A
Other languages
English (en)
Other versions
JPS61114573A (ja
Inventor
喜一 上柳
進 高橋
利幸 宇佐川
康成 梅本
俊久 塚田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59234908A priority Critical patent/JPH0744182B2/ja
Priority to US06/795,465 priority patent/US4683487A/en
Priority to DE8585114145T priority patent/DE3583119D1/de
Priority to EP85114145A priority patent/EP0184016B1/en
Priority to KR1019850008332A priority patent/KR930011174B1/ko
Publication of JPS61114573A publication Critical patent/JPS61114573A/ja
Publication of JPH0744182B2 publication Critical patent/JPH0744182B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/80—Heterojunction BJTs
    • H10D10/821—Vertical heterojunction BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/231—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/281—Base electrodes for bipolar transistors

Landscapes

  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高速信号処理用のヘテロ接合バイポーラ・トラ
ンジスタに係り、特にその高集積化高性能化に好適な素
子構造及びその製法に関する。
〔発明の背景〕
ヘテロ接合バイポーラ・トランジスタとは、エミツタに
ベースよりもバンドギヤツプの広い半導体を用いて、ベ
ース・エミツタ接合を形成することにより、ベースから
エミツタへの少数キヤリアの注入を減らしたことを特徴
とする。これにより、エミツタからベースへの多数キヤ
リアの注入効率を高められるとともに、ベース濃度を高
くでき、高電流増幅率、低ベース抵抗のトランジスタが
可能となる。
ヘテロ・バイポーラ・トランジスタのアイデイアは古
く、Gax-1AlxAs−GaAsのヘテロ接合を用いて実現されて
いる（Proceedings of the 12th Conf on Solid State
Devices,1980,p.1）。
第１図（ａ）および（ｂ）に各々その動作領域の断面構
造とバンド構造を示す。このトランジスタはｎ型Ga0.7A
l0.3Asから成るエミツタ１、ｐ型GaAs層から成るベース
２、ｎ型GaAs層３及びn+型GaAs層４から成るコレクタと
から構成される。Ga0.7Al0.3Asのバンドギヤツプ５は1.
79eVとGaAsのそれ（６）に比べて約0.37eV広い。このう
ち価電子帯には約0.05eV振分けられこの分７だけエミツ
タのエネルギーレベルが低くなりホールの注入８を押え
る。
また、伝導体側のヘテロ界面において、バンドギヤツプ
に0.3eV程度のノツチ９を生じ、やはり電子の注入10を
低下させるが、このノツチ９をなくす方法としてヘテロ
界面附付の混晶比をなだらかに変える方法が考えられて
いる（たとえばSolid State Electron.,Vol.15,No.12,
p.1339,（'72）．）。
また、ベース２内の電子を拡散ではなく、ドリフトによ
つてコレクタ領域３に到達させることにより、高速化を
図る手段としてベース２も混晶比勾配を持つたGa1-xAlx
Asで形成する構造も考えられている（特開昭49−4358
3）。
しかしながら上記の公知例はいずれもトランジスタの動
作領域に関するものであり、高性能化には、ベース電極
及びコレクタ電極の引き出し方が重要となる。
この電極引出しの付帯部の最も進んだ例として第２図に
示す断面構造のトランジスタが開発されている（'84ISS
CC,Digest of Tech.Papers,p.51（'84））。
このトランジスタではエミツタ電極13とエミツタ１との
オーミツク接触性をよくするために、n+型GaAs層12が動
作層上に設けられている。この動作領域の付帯部は、主
にベース引出し部14及びベース電極15とコレクタ電極16
とから形成される。ベース引出し部14はイオン注入によ
つて形成されたｐ型層からなり、動作層の両側に形成さ
れている。また、コレクタ電極16は選択エツチングによ
つてコレクタ層４まで窓開けを行つた後、この露出した
コレクタ層４上に直接形成される。
18,19,20はいずれもイオン注入によつて形成した絶縁層
であり、18はコレクタとベース、19はエミツタとベー
ス、20は素子間のそれぞれ分離を行うものである（11は
基板である）。
この構造のヘテロ・バイポーラ・トランジスタでは、コ
レクタ電極16が素子表面21よりも約0.3μｍ程度低い所
に形成されており、基本的にはメサ型構造であるため、
集積化がむずかしい。また、ベース引出し部が動作領域
のまわりに形成されているため、素子面積が大きくな
る、動作領域とコレクタ電極16との距離が長くなり、直
列抵抗が増加する等の問題がある。
〔発明の目的〕
本発明の目的は、上記した従来のヘテロ接合バイポーラ
・トランジスタの欠点を解決し、プレーナ型で高集積可
能、かつ、高性能のヘテロ接合バイポーラ・トランジス
タ及びその製法を提供することにある。
〔発明の概要〕
本発明においては、動作層をエピタキシヤル結晶成長で
形成した後、コレクタ及びベース引出し領域をイオン注
入或いは選択エピタキシヤル成長によつて形成し、か
つ、動作層とコレクタ及びベース引出し領域との分離を
不純物イオン注入によつて達成し、寄生容量を低減する
ことにより上記の目的を達成した。
第３図に本発明のヘテロ接合バイポーラ・トランジスタ
の断面図及び正面図を示す。ベース引出し部14及びコレ
クタ引出し部22は動作領域1,2,3を狭んで互いに反対側
に配置され、かつ、いずれも素子表面21に露出して形成
される。従つて、これらの表面にベース電極15とコレク
タ電極16を形成することにより、プレーナ型の素子形成
が可能となる。また、それぞれの引出し部14,22は動作
領域の片側にのみ形成されているため、素子の表面積を
小さくでき、高密度の集積が可能となる。
動作領域とコレクタ引出し部22との分離は、イオン注入
によつて形成されたダメージ層23によつてなされてお
り、ベース及びエミツタとコレクタ間の容量低減を可能
としている。
〔発明の実施例〕
実施例１ 以下、本発明の第１実施例を第４図によつて説明する。
本実施例は、Gax-1AlxAs−GaAsのヘテロ接合を用いたバ
イポーラ・トランジスタの例であるが、以下に具体的に
示すヘテロ接合の場合に限定されるものではない。たと
えば、InGaAs−AlInAs、InGaAs−InGaAsP、Si−SiGe等
に適用可能なことはいうまでもない。
勿論、バイポーラ・トランジスタを構成するに当つて、
前記各半導体の組み合せにおいてpn接合の形成が可能で
あり、且格子定数の近い半導体同志であることはいうま
でもない。
素子作製にあたつては、まずGaAs基板11上にコレクタ層
のn+GaAs層（濃度:1×1018cm-3、厚さ300nm）４、n-GaA
s層（濃度:5×1016cm-3、厚さ200nm）３、ベース層のp+
GaAs（濃度:2×1018cm-3、厚さ50nm）２、エミツタ層の
nGa1-xAlxAs層（濃度:1.5×1017cm-3、厚さ200nm、混晶
比ｘは0.2〜0.4程度）１、nGa1-xAlxAs層１の保護膜で
あるnGaAs層（濃度:2×1017cm-3、厚さ:100nm）12を順
次エピタキシヤル成長させる。この成長は、制御性のよ
い分子線エピタキシヤル（MBE）法で行つたが、MO−CVD
（有機金属熱分解蒸着）法で行つてもよい。さらにこの
成長表面をCVD−SiO2膜（厚さ200nm）24で覆う（第４図
（ａ））。
次にホトレジスト膜25（厚さ約１μｍ）を塗布した後、
通常のホトリソグラフイ・プロセスを用いてコレクタ引
出し部のパターン形成を行う。ホトレジスト膜25を用い
てSiO2膜24に所定部分26の窓開けを行つた後、イオン注
入27とアニールによつてn+型のコレクタ引出し部を形成
する。このイオン注入は、注入イオンのピークの深さが
ベース層２の深さ（〜300nm）にほぼ一致するように行
い、このベース層をｎ型に反転させる。ｎ型不純物とし
てSi+を使用した場合、注入エネルギーは約250KeV、ド
ース量は５×1013cm-2とする。Si+の他にS,Se,Sn等を使
用してもよい。この場合には各イオンの質量に比例して
注入エネルギー増加させる必要がある。この後、注入イ
オン活性化用のアニールを行う。アニール条件は、800
℃、15分（AsH3雰囲気）がよいがフラツシユアニールを
用いてもよい。
次に、上記のコレクタ引出し部22の形成プロセスと同様
にして、ベース引出し部14形成用のｐ型イオン注入28を
行う（第４図（ｃ））。29はイオン注入用のホトレジス
トマスクである。注入イオンとしては、Mg+ないしBe+を
用いる。ｐ型キヤリア量は、ベース層の下面で濃度が１
×1018cm-3以上あることが望ましく、ドース量は２×10
13cm-2、注入エネルギーはMg+の場合100KeV、Be+の場合
30KeV程度が望ましい。
次に、エミツタ１とベース引き出し部14の分離のための
イオン注入29を行う（第４図（ｄ））。このイオン注入
の目的はダメージ層19を形成することによつて寄生容量
を低減することである。
従つて、注入深さとしてはダメージがエミツタ側の空乏
層30に達するまでの深さでよい。この空乏層厚は、上記
のエミツタ濃度の場合数百Åであり、従つてダメージ層
の深さとしては、2500Å程度でよい。イオン種として
は、結晶内での拡散係数が小さいものであれば何でもよ
く、C+,O+,Ar+,Si+等通常よく使用するイオンでよい。
このイオン注入は第３図（ｂ）の正面図に示したよう
に、動作領域を囲むように行う。C+を用いた時のドース
量と注入エネルギーは、それぞれ１×1013cm-2、100KeV
程度が最適である。31はマスク用のホトレジスト膜であ
る。
次に、動作領域とコレクタ引き出し部22との分離のため
のイオン注入を行う。このイオン注入32も上記のベース
引出し部14の分離の場合と同様であり、同種のイオンが
使用できる。深さとしては、ベース層２の下側に達する
必要があり、C+を用いた場合、200KeV、１×1013cm-2の
条件でイオン注入を行う。33はホトレジスト膜のマスク
である（第４図（ｅ））。
最後に素子表面に電極形成をリフトオフプロセスを用い
て行う。まず、エミツタ部12、２及びコレクタ引出し部
22のｎ型GaAs層上にエミツタ電極13とコレクタ電極16を
形成する（第４図（ｆ））。電極材料としてはAu/Ni/Au
Geの多層金属を使用し、リフトオフプロセスによつてパ
ターン形成をした後450℃、５分の熱処理によつてオー
ミツク接触を形成する。次にベース引出し部14上に同様
のプロセスでベース電極15を形成する（第４図
（ｇ））。電極材料としてはIn/Ag（Ag75％）を使用す
る。オーミツク接触形成用の熱処理条件は、ｎ型層の場
合と同様450℃、５分である。
以上説明して来たように、本実施例によれば、プレーナ
型のヘテロ接合バイポーラ・トランジスタができ、高集
積化が可能となるとともに、動作領域とベース引出し部
及びコレクタ引出し部とが電気的に分離されており、寄
生容量が小さく高速動作可能な素子が形成できる。
実施例２ 第５図に本発明第２実施例の作製プロセス主要部を示
す。本実施例は、コレクタ引出し部形成以外は全く同じ
であるので、この異なる部分についてのみ詳述する。
まず、第１実施例と同様に半導体基板11上に各層4,3,2,
1,12,24を形成する（第５図（ａ））。
次に、通常ホトリソグラフイ・プロセスを用いて、コレ
クタ引出し部のパターン形成を行つた後、この部分をエ
ツチングによつて取り除き、第５図（ｂ）に示すコレク
タ層1,2まで至る穴34を形成する。この際のSiO2膜24の
エツチングは、CF4＋H2ガスを使用した反応性イオンエ
ツチングで、半導体層のエツチングはCCl2F2ガスを使用
した反応性イオンエツチングで行う。勿論、パターン精
度は落ちるが、それぞれをウエツトエツチングで行うこ
とも可能である。
この後、この穴の部分に、MO（有機金属）−CVD法によ
ってn+−GaAsを素子表面21と同高さまで選択成長し、コ
レクタ引出し部22′を形成する。MO−CVDではSiO2膜24
上にはGaAsは成長しないため、コレクタ引出し部22′の
み成長できる。
このコレクタ引出し部22′形成後は、第１実施例と全く
同様のプロセスによつて、ヘテロ接合バイポーラ・トラ
ンジスタを形成する。即ち、第４図（ｃ）以降の工程で
ある。
以上説明したように、本発明によればコレクタ引出し部
22′をエピタキシヤル成長で形成するため、n+−GaAsの
みで形成でき、この部分の低抵抗化が可能となる。
実施例３ 以下、本発明第３実施例を第６図を用いて説明する。本
実施例は第１の実施例のヘテロ接合バイポーラ・トラン
ジスタのベース引出し部14、コレクタ引出し部22及びダ
メージ層19,23をエミツタ電極にセルフアラインして形
成し、トランジスタ面積の微細化を図つたものである。
従つて、半導体基板11及びエピタキシヤル成長層1,2,3,
4,12はいずれも第１実施例と同様のものが使用可能であ
る（第６図（ａ））。
そこで本実施例については、第１実施例と異なる点につ
いてのみ詳述する。
ベース及びコレクタ引出し部14,19をエミツタ電極にセ
ルフアラインして形成するためには、イオン注入後の活
性化用アニール（800℃）が必要であり、エミツタ電極
にも耐熱性が要求される。この耐熱性オーミツク電極材
料35としてはMoGeを使用する。この電極材料をエピタキ
シヤル層12の表面に、スパツタ或いは蒸着によつて、20
00〜3000Å被着する。35が被着層である。また、低抵抗
化のために、上面にさらにAu/W,Al/W,Au/Pt/Wを被着し
てもよい。
次に、CVD−SiO2膜36を3000Åを全面に被着し、エミツ
タ電極パターンのホトレジスト膜37をマスクとして、Si
O2膜36、電極膜35を順次エツチングして、両者でＴ字状
のパターン38,13′を形成する（第６図（ｂ））。SiO2
膜36のエツチングはCF4＋H2ガスを使用した反応性イオ
ンエツチングで行い、電極膜35の加工はまず、NF3ガス
を用いた反応性イオンエツチングで異方性にエツチング
した後、等方性のプラズマエツチングによりサイドエツ
チングし、Ｔ字状のパターン形成を行う。
次に、このＴ字状パターンのSiO2膜38をマスクとして、
コレクタ引出し部22及びベース引出し部14形成用のイオ
ン注入39,40を行う（第６図（c,d））。41,42はそれぞ
れコレクタ及びエミツタ領域外部をマスクするためのホ
トレジスト膜である。注入イオン及びそのアニールは第
１実施例と同様に行う。
次に、SiO2膜を除去した後、エミツタ電極13′をマスク
としてコレクタ部3,4とベース２との電気的分離を行う
ためのイオン注入43を行う（第６図（ｅ））。イオンと
してはO+を使用する。44はホトレジストのマスクであ
る。イオン注入条件は、200KeV、２×1012cm-2とし、ピ
ーク濃度位置がコレクタ層３内に来るように設定する。
このイオン注入後ダメージ層のアニール用の700℃,20分
の熱処理を行い、同時にO+によつて深いトラツプを有す
る層45を形成する。
次に、第１実施例と同様に、動作領域とベース引出し部
14及びコレクタ引出し部22の分離用のイオン注入29,32
を行う（第６図（f,g））。本実施例ではマスクとし
て、エミツタ電極13′とホトレジスト膜31′,33′を使
用していること以外、イオン注入条件は第１実施例と同
様である。
次に、第１実施例と同様にして、コレクタ電極16とベー
ス電極15を形成し（第６図（ｈ））、最後に素子間分離
用のイオン注入46を行つて素子を完成する。イオンとし
てはダメージを形成できるものであれば何でもよく、た
とえばO+を使用した場合、150KeV、及び250KeVでそれぞ
れ１×1013cm-2注入する。47は素子部をカバーするため
のマスクである。
以上説明したように、本実施例によれば、コレクタ引出
し部、ベース引出し部及びそれらと動作領域との分離領
域がいずれもエミツタ電極に対してセルフアラインされ
て形成されるため、素子面積が縮小され、高速動作とと
もに高集積化が可能となる。また、各領域が位置精度よ
く形成できるため、素子間のバラツキが低減できる。
また、本実施例のコレクタ引出し部22及びベース引出し
部14のセルフアラインには、Ｔ字形パターンのSiO2膜38
をマスクとしてイオン注入することにより行つたが、こ
のSiO2膜38は必ずしも必要ではなく、エミツタ電極13′
をマスクとして行つてもよい。この場合も、ダメージ層
19と23により、動作領域と上記の引出し部14,22との分
離が可能となる。
実施例４ 以下本発明の第４実施例を第７図を用いて説明する。本
実施例は第３実施例のコレクタ・ベース間絶縁層45をベ
ース層２のエピタキシヤル成長前に形成することによ
り、絶縁層45形成用のイオン注入によつてベース引出し
部14がダメージを受けて高抵抗となることを避けたもの
である。従つて、この絶縁層45の形成プロセス及び若干
のプロセス手順が第３実施例と異なるだけで、他の個々
のプロセスは第３実施例と全く同じであり、第３実施例
と異なつた点についてのみ詳述する。
使用する半導体基板11及びエピタキシヤル成長層1,2,3,
4,12は第３実施例、従つて第１実施例の材料と同様のも
のが使用可能である。
本実施例においては、第７図（ａ）に示すように半導体
基板11にコレクタ層3,4を成長した後、イオン注入43に
よつて、コレクタ・ベース間絶縁層45′を形成する（第
７図（ｂ））。イオンとしては深いアクセプタを形成し
得るイオン、O+,Cr+等を使用する。O+の場合注入条件
は、100KeV、３×1013cm-2である。このイオン注入43
は、各エピタキシヤル層をMBE（分子線ビーム・エピタ
キシヤル）法で形成する場合には、同一真空容器内で連
続して行えることが望ましく、その場合には、集束イオ
ンビームを走査できる選択イオンビーム注入装置を用い
て行う。
この絶縁層形成後、ベース層２、エミツタ層１及びn+−
GaAs層12のエピタキシヤル成長を行う（第７図
（ｃ））。また、絶縁層45′の形成は、第３実施例と同
様（第６図（ｅ））、ホトレジスト膜をマスクとして行
うことも可能である。この場合は、一坦基板を真空容器
から取出し、大気にエピタキシヤル層表面を曝すことに
なるので表面が汚染される。この場合には、NH4OH＋H2O
2系のエツチング液でエピタキシヤル層３を200〜300Å
エツチングし、清浄表面を露出してから成長を行う。
エピタキシヤル層2,1,12の形成後は、第３実施例と全く
同様にして、エミツタ電極13′、コレクタ引出し部22、
ベース引出し部14（第７図（ｄ）の形成、コレクタ電極
16、ベース電極15の形成（第７図（ｅ））、絶縁用ダメ
ージ層19,23,20の形成を行うことによつて、ヘテロ接合
バイポーラ・トランジスタを作製する。
また、本実施例では、コレクタ引出し部22とベース引出
し部14及び、絶縁層19,23をエミツタ電極13′に対して
セルフアラインしたが、必ずしもセルフアラインは必要
ではなく、第１実施例と同様に別々のホトリソグラフイ
で形成してもよい。
以上説明して来たとおり、本実施例によれば、ベース引
出し部14を通さずに、ベース・コレクタ絶縁層45′形成
用のイオン注入ができるため、ベース引出し部14の抵抗
を高めることがなくベース・コレクタ間を分離できるの
で、寄生抵抗、寄生容量いずれも低減でき、高性能のヘ
テロ接合バイポーラ・トランジスタの作製が可能とな
る。
〔発明の効果〕
以上実施例を用いて説明したとおり、本発明によれば、
プレーナ構造を有し、かつ、寄生抵抗及び寄生容量の小
さなヘテロ接合バイポーラ・トランジスタが得られる。
特にベースとコレクタそれぞれの引出し部がダメージ層
によつて完全に分離されるため、寄生容量の低減効果が
大きい。
また、ベース電極はエミツタ電極に対して一方の側にの
み、かつ、コレクタ電極に対抗して配置されているた
め、素子面積を低減できるとともに、ベース引出し部及
びコレクタ引出し部をエミツタに対してセルフアライン
して形成することが可能となり、さらに面積低減が可能
となるとともに、素子断面構造を一定にでき、素子特性
を揃えられるため、高集積化に好適である。
【図面の簡単な説明】
第１図（ａ）はヘテロ接合バイポーラ・トランジスタの
動作領域を説明する図、同図（ｂ）はそのバンド構造を
示す図、第２図は従来のヘテロ接合バイポーラ・トラン
ジスタを示す断面図、第３図（ａ）は本発明のトランジ
スタを説明する断面図、同図（ｂ）はその平面図、第4,
5,6,7図はそれぞれ本発明の第1,第2,第3,第４の実施例
を説明するための素子の断面図である。 １……エミツタ層、２……ベース層、3,4……コレクタ
層、14……ベース引出し部、22……コレクタ引出し部、
13,13′……エミツタ電極、15……ベース電極、16……
コレクタ電極、19,23,20……動作領域とベース引出し部
及びコレクタ引出し部との分離領域及び素子間分離領
域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅本 康成 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 塚田 俊久 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】エミッタ領域、ベース領域およびコレクタ
    領域で構成された動作領域と、上記エミッタ領域側の一
    主面上に形成されたエミッタ電域、ベース電域およびコ
    レクタ電極と、上記ベース領域と上記ベース電極および
    上記コレクタ領域と上記コレクタ電極の各々を電気的に
    接続するように形成されたベース引出し部およびコレク
    タ引出し部を有するヘテロ接合バイポーラ・トランジス
    タにおいて、空乏化した半導体層が上記エミッタ領域か
    ら延びかつ上記ベース引出し部と接するように形成され
    ており、かつ該半導体層上に接して上記エミッタ領域と
    上記ベース引出し部および上記ベース電極とを電気的に
    分離する分離領域が形成されていることを特徴とするヘ
    テロ接合バイポーラ・トランジスタ。
  2. 【請求項２】上記半導体層の上記ベース引出し部との接
    合面から測定した厚さは上記エミッタ領域の厚さより薄
    い特許請求の範囲第１項記載のヘテロ接合バイポーラ・
    トランジスタ。
  3. 【請求項３】上記一主面は実質的に平坦である特許請求
    の範囲第１項又は第２項に記載のヘテロ接合バイポーラ
    ・トランジスタ。
  4. 【請求項４】上記ベース電極は上記エミッタ電極に対し
    て一方の側にのみ、かつ上記コレクタ電極に対抗して配
    置されており、上記ベース引出し部および上記コレクタ
    引出し部は上記エミッタ電極にセルフアラインして形成
    されている特許請求の範囲第３項に記載のヘテロ接合バ
    イポーラ・トランジスタ。
JP59234908A 1984-11-09 1984-11-09 ヘテロ接合バイポ−ラ・トランジスタ Expired - Lifetime JPH0744182B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP59234908A JPH0744182B2 (ja) 1984-11-09 1984-11-09 ヘテロ接合バイポ−ラ・トランジスタ
US06/795,465 US4683487A (en) 1984-11-09 1985-11-06 Heterojunction bipolar transistor
DE8585114145T DE3583119D1 (de) 1984-11-09 1985-11-06 Bipolartransistor mit heterouebergang.
EP85114145A EP0184016B1 (en) 1984-11-09 1985-11-06 Heterojunction bipolar transistor
KR1019850008332A KR930011174B1 (ko) 1984-11-09 1985-11-08 헤테로 접합 바이폴라 트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59234908A JPH0744182B2 (ja) 1984-11-09 1984-11-09 ヘテロ接合バイポ−ラ・トランジスタ

Publications (2)

Publication Number Publication Date
JPS61114573A JPS61114573A (ja) 1986-06-02
JPH0744182B2 true JPH0744182B2 (ja) 1995-05-15

Family

ID=16978175

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59234908A Expired - Lifetime JPH0744182B2 (ja) 1984-11-09 1984-11-09 ヘテロ接合バイポ−ラ・トランジスタ

Country Status (5)

Country Link
US (1) US4683487A (ja)
EP (1) EP0184016B1 (ja)
JP (1) JPH0744182B2 (ja)
KR (1) KR930011174B1 (ja)
DE (1) DE3583119D1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2604828B1 (fr) * 1986-10-06 1988-12-23 Centre Nat Rech Scient Procede de fabrication d'une diode p+nn+ et d'un transistor bipolaire comportant cette diode, utilisant l'effet de neutralisation des atomes donneurs par l'hydrogene atomique
JPH0654779B2 (ja) * 1987-02-19 1994-07-20 松下電器産業株式会社 ヘテロ接合バイポーラトランジスタ
JPH0654780B2 (ja) * 1987-02-19 1994-07-20 松下電器産業株式会社 ヘテロ接合バイポーラトランジスタ
US4872040A (en) * 1987-04-23 1989-10-03 International Business Machines Corporation Self-aligned heterojunction transistor
EP0300803B1 (en) * 1987-07-24 1994-06-22 Matsushita Electric Industrial Co., Ltd. High-frequency bipolar transistor and its fabrication method
DE3727517C2 (de) * 1987-08-18 1995-06-01 Licentia Gmbh Verfahren zur Herstellung isolierter Halbleiterbereiche in einem Halbleiterkörper und damit hergestellte strukturierte Halbleiterkörper
JP2619407B2 (ja) * 1987-08-24 1997-06-11 株式会社日立製作所 半導体装置の製造方法
US5093280A (en) * 1987-10-13 1992-03-03 Northrop Corporation Refractory metal ohmic contacts and method
US5063427A (en) * 1987-10-13 1991-11-05 Northrop Corporation Planar bipolar transistors including heterojunction transistors
DE3877121D1 (de) * 1987-10-23 1993-02-11 Siemens Ag Verfahren zur herstellung eines planaren selbstjustierten heterobipolartransistors.
FR2625612B1 (fr) * 1987-12-30 1990-05-04 Labo Electronique Physique Procede de realisation d'un dispositif semiconducteur du type transistor bipolaire a heterojonction
FR2625613B1 (ja) * 1987-12-30 1990-05-04 Labo Electronique Physique
US4982257A (en) * 1988-08-01 1991-01-01 International Business Machines Corporation Vertical bipolar transistor with collector and base extensions
US4967253A (en) * 1988-08-31 1990-10-30 International Business Machines Corporation Bipolar transistor integrated circuit technology
US5064772A (en) * 1988-08-31 1991-11-12 International Business Machines Corporation Bipolar transistor integrated circuit technology
US4935797A (en) * 1988-10-31 1990-06-19 International Business Machines Corporation Heterojunction bipolar transistors
US5098853A (en) * 1988-11-02 1992-03-24 Hughes Aircraft Company Self-aligned, planar heterojunction bipolar transistor and method of forming the same
US5159423A (en) * 1988-11-02 1992-10-27 Hughes Aircraft Company Self-aligned, planar heterojunction bipolar transistor
GB2243716B (en) * 1988-11-02 1993-05-05 Hughes Aircraft Co Self-aligned,planar heterojunction bipolar transistor and method of forming the same
DE4102888A1 (de) * 1990-01-31 1991-08-01 Toshiba Kawasaki Kk Verfahren zur herstellung eines miniaturisierten heterouebergang-bipolartransistors
JP2918275B2 (ja) * 1990-03-30 1999-07-12 株式会社東芝 半導体装置
KR930007190B1 (ko) * 1990-08-21 1993-07-31 삼성전자 주식회사 화합물 반도체 장치
EP0515850A3 (en) * 1991-04-30 1994-05-18 Texas Instruments Inc Lateral collector heterojunction bipolar transistor
US5272095A (en) * 1992-03-18 1993-12-21 Research Triangle Institute Method of manufacturing heterojunction transistors with self-aligned metal contacts
JPH05299433A (ja) * 1992-04-24 1993-11-12 Toshiba Corp ヘテロ接合バイポーラトランジスタ
US5318916A (en) * 1992-07-31 1994-06-07 Research Triangle Institute Symmetric self-aligned processing
US5698460A (en) * 1994-04-20 1997-12-16 Texas Instruments Incorporated Method of self-aligning an emitter contact in a planar heterojunction bipolar transistor and apparatus thereof
FR2764118B1 (fr) * 1997-05-30 2000-08-04 Thomson Csf Transistor bipolaire stabilise avec elements isolants electriques
DE19912950B4 (de) * 1999-03-23 2006-05-24 Kasper, Erich, Prof. Dr.rer.nat. Halbleiterbauelement, mit drei aufeinander folgenden Schichten von wechselndem Dotiertyp integrierter Schaltkreis mit einem solchen Halbleiterbauelement und Verfahren zur Herstellung eines solchen Halbleiterbauelements
US7132701B1 (en) * 2001-07-27 2006-11-07 Fairchild Semiconductor Corporation Contact method for thin silicon carbide epitaxial layer and semiconductor devices formed by those methods
US8975640B2 (en) 2013-04-29 2015-03-10 Infineon Techonologies Austria AG Heterojunction semiconductor device and manufacturing method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6057707B2 (ja) * 1978-01-25 1985-12-16 株式会社日立製作所 記憶回路
JPS54128683A (en) * 1978-03-27 1979-10-05 Ibm Method of fabricating emitterrbase matching bipolar transistor
JPS56133867A (en) * 1980-03-21 1981-10-20 Semiconductor Res Found Thermoelectric emission transistor
JPS6048909B2 (ja) * 1981-05-29 1985-10-30 富士通株式会社 能動的半導体装置及び製造方法
JPS5873156A (ja) * 1981-10-28 1983-05-02 Hitachi Ltd 半導体装置
GB2118363A (en) * 1982-04-08 1983-10-26 Philips Electronic Associated Hot-electron and hot-hole transistors
JPS58135671A (ja) * 1983-01-07 1983-08-12 Matsushita Electric Ind Co Ltd 絶縁分離型バイポ−ラトランジスタ
JPS59126671A (ja) * 1983-01-10 1984-07-21 Mitsubishi Electric Corp 半導体装置
US4571817A (en) * 1985-03-15 1986-02-25 Motorola, Inc. Method of making closely spaced contacts to PN-junction using stacked polysilicon layers, differential etching and ion implantations

Also Published As

Publication number Publication date
EP0184016A1 (en) 1986-06-11
KR930011174B1 (ko) 1993-11-24
JPS61114573A (ja) 1986-06-02
DE3583119D1 (de) 1991-07-11
EP0184016B1 (en) 1991-06-05
US4683487A (en) 1987-07-28
KR860004483A (ko) 1986-06-23

Similar Documents

Publication Publication Date Title
JPH0744182B2 (ja) ヘテロ接合バイポ−ラ・トランジスタ
US5422502A (en) Lateral bipolar transistor
US4924283A (en) Heterojunction bipolar transistor and process for fabricating same
US5344786A (en) Method of fabricating self-aligned heterojunction bipolar transistors
JPH05182980A (ja) ヘテロ接合バイポーラトランジスタ
US5098853A (en) Self-aligned, planar heterojunction bipolar transistor and method of forming the same
EP0177246A1 (en) Heterojunction bipolar transistor and method of manufacturing the same
JPH11186280A (ja) バイポーラトランジスタとその製造方法
US5159423A (en) Self-aligned, planar heterojunction bipolar transistor
US5471078A (en) Self-aligned heterojunction bipolar transistor
EP0532355A2 (en) Method for manufacturing a bipolar transistor having a reduced collector-base capacitance
JP2526626B2 (ja) ヘテロ接合バイポ―ラ・トランジスタおよびその製造方法
JPS63248168A (ja) ヘテロ接合バイポ−ラトランジスタおよびその製造方法
JP3859149B2 (ja) ヘテロ接合バイポーラトランジスタの製造方法
JPS62224073A (ja) ヘテロ接合バイポ−ラ・トランジスタの製造方法
JP2504767B2 (ja) ヘテロ接合バイポ−ラトランジスタの製造方法
KR950001148B1 (ko) 이종접합 바이폴라 트랜지스터 및 그의 제조방법
JP3183468B2 (ja) ヘテロ接合バイポーラトランジスタおよびその製造方法
JPH06333933A (ja) 半導体装置およびその製造方法
JP2888652B2 (ja) 半導体集積回路装置及びその製造方法
JPH0618207B2 (ja) ヘテロ接合バイポーラトランジスタの製造方法
JPS63107066A (ja) ヘテロ接合型バイポ−ラトランジスタ
JPH0590284A (ja) ヘテロ接合バイポーラトランジスタ
JPH0620075B2 (ja) ヘテロ接合バイポーラトランジスタの製造方法
JPH0521472A (ja) 電界効果トランジスタ

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term