JPH0770562B2 - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法

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JPH0770562B2
JPH0770562B2 JP4270130A JP27013092A JPH0770562B2 JP H0770562 B2 JPH0770562 B2 JP H0770562B2 JP 4270130 A JP4270130 A JP 4270130A JP 27013092 A JP27013092 A JP 27013092A JP H0770562 B2 JPH0770562 B2 JP H0770562B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体パッケージ及び
その実装方法に関し、特にＴＡＢ（Tape Automated Bon
ding）方法を利用し、チップのボンディングパッドにテ
ープの内部リードを融着すると共に密封することによ
り、薄形化及び信頼性を向上させることのできる半導体
パッケージ及びその実装方法に関する。
【０００２】
【従来の技術】最近半導体装置が多機能に、多数入出力
化、高速化及び表面実装化される趨勢にあり、これによ
りパッケージが小形化、薄形化及び高機能化される趨勢
にある。このような趨勢によりＴＱＦＰ（Thin Quad Fl
at Package），ＴＳＯＰ（ThinSmall Outline Packag
e）及びＴＡＢなどが脚光を受けている。これらのう
ち、ＴＱＦＰとＴＳＯＰは既存のパッケージ組立工程を
利用して製造が可能である。しかしＴＡＢのように、リ
ードフレームと導線の役割をする金属パターンが形成さ
れたテープを金属製バンプにより半導体チップにボンデ
ィングする表面実装形パッケージ技術は、半導体チップ
とリードフレームを直接ボンディングするために、既存
の導線ボンディング方法とは異なる進歩した技術であ
る。図３は従来のＴＡＢ方法を利用した半導体パッケー
ジの断面図である。この半導体パッケージの構造を説明
する。半導体基板１１の所定部分に多数のボンディング
パッド１３が形成されていると共に、残り部分の表面が
絶縁膜１５で覆われている。集積回路が形成されている
上述のようなチップにおいて、前記ボンディングパッド
１３の表面に障壁金属層（Barrier metal layer ）１７
が介在してバンプ１９が形成されている。また、ポリア
ミドのテープ２３に対して接着された内部リード２１の
一側端が融着しており、前記内部リード２１の他側端
は、前記テープ２３が接着されない外部リード２５とし
て存在する。また、前記バンプ１９と融着された内部リ
ード２１が覆われるように、前記チップ上の全表面に保
護膜２７が形成されている。このような半導体パッケー
ジの実装方法を簡単に説明する。チップの全表面に障壁
金属層１７及びフォトレジスト層を形成した後、通常の
露光及び現像方法により、前記ボンディングパッド１３
上部の障壁金属層１７を露出させる。その次に、前記障
壁金属層１７の露出された部分上に電気鍍金方法でバン
プ１９を形成し、残っているフォトレジスト層及びバン
プ１９下部を除く残り部分の障壁金属層１７を除去す
る。続いて前記バンプ１９の上部にＴＡＢに利用される
テープ２３下部の内部リード２１を熱圧着方法やリフロ
ー方法でボンディングする。その次に、前記バンプ１９
とボンディングされた内部リード２１が露出されないよ
うに、前記チップの表面に保護膜２７を形成する。すな
わちこのような従来のＴＡＢ方法を利用する半導体パッ
ケージにおいては、ボンディングパッド１３上のバンプ
１９とテープ２３下での内部リード２１とを熱圧着やリ
フロー方法でボンディングした後、チップの全表面に、
内部リード２１が露出されないように、保護膜２７が形
成されていた。
【０００３】しかし、熱圧着によるボンディング方法は
圧力により内部リード２１とチップの角部分が接触して
ショートするという問題点があった。また、リフローに
よるボンディング方法も、バンプ１９が容易に溶けて内
部リード２１上に広がるので、バンプ１９の大きさ調節
が難しく、隣接するボンディングパッド１３がバンプ１
９により橋絡（Bridging）されて半導体パッケージの信
頼性を落とすという問題点があった。さらに、チップを
保護するための保護膜２７をバンプ１９とボンディング
された内部リード２１が露出されないように形成しなけ
ればならないため、パッケージを薄形化することに難し
い問題点があった。
【０００４】
【発明が解決しようとする課題】従って、この発明の目
的は、信頼性向上及び薄形化を達成できる半導体パッケ
ージ、およびこのような半導体パッケージの製造方法を
提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係る半導体パッケージにおいては、半導体
基板の所定部分に多数のボンディングパッドを持ち残り
部分に絶縁膜で塗布された集積回路を持つチップと、前
記ボンディングパッド上に形成された障壁金属層と、前
記絶縁膜上に形成されるフォトレジスト層と、前記ボン
ディングパッド上に形成されたバンプと、このバンプと
チップの角部分間のフォトレジスト層が所定深さに押さ
れるように当該バンプと一側端が接触される内部リード
とを具備する。
【０００６】また、上記構成において、前記フォトレジ
スト層が、感光性ポリアミドとから形成されたものであ
ることを特徴とする。
【０００７】また、上記構成において、前記フォトレジ
スト層が、３０〜６０μｍ程の厚さに形成されたもので
あることを特徴とする。
【０００８】また、上記構成において、前記バンプは、
Ａｕ，Ｃｕ，Ａｕ／ＣｕあるいはＰｂ／Ｓｎ中の一つか
ら形成されたものとされる。
【０００９】また、他の発明に係る半導体パッケージの
製造方法においては、多数のボンディングパッド，集積
回路及び絶縁膜を備えたチップのボンディングパッド上
の障壁金属膜を形成する工程と、前記障壁金属層を除く
絶縁膜上のフォトレジスト層を形成する工程と、前記障
壁金属上にバンプを形成する工程と、前記バンプに内部
リードをボンディングする工程とを備えることを特徴と
する。
【００１０】また、この方法において、前記フォトレジ
スト層を、１度あるいは２度以上の複数回の塗布により
形成することを特徴とする。
【００１１】また、前記バンプを電機鍍金法により形成
することを特徴とする。
【００１２】また、前記ボンディングは、熱圧着方法あ
るいはリフロー方法いづれかの方法を利用してなされる
ことを特徴とする。
【００１３】
【作用】フォトレジスト層により、ボンディング後別の
保護膜の形成を不用とするので、パッケージを薄形化す
ることができる。また、ボンディング時、内部リード，
チップの角部分間のショート防止、及びボンディングパ
ッド間の橋絡防止、ボンディング力強化などにより、パ
ッケージの信頼性を向上させることができる。
【００１４】
【実施例】以下、添付図面を参照してこの発明を詳細に
説明する。図１はこの発明の一実施例に係るＴＡＢ方法
を利用した半導体パッケージの断面図である。この半導
体パッケージの構造を説明する。半導体基板３１の所定
部分には、Ａｌなどの金属で作られた複数のボンディン
グパッド３３が形成されており、残りのチップ表面は、
SiO2，Si3N4 などの絶縁膜３５で覆われている。集積回
路が形成されている上述のようなチップにおいて、ボン
ディングパッド３３の表面には、Cr，Cu，Tiなどで作ら
れた障壁金属層３７が形成されている。この障壁金属層
３７の上部に、バンプ３９を形成するための感光性ポリ
アミドなどで作られた厚さ３０〜６０μｍのフォトレジ
スト層４７が形成されており、このフォトレジスト層４
７が形成されていない障壁金属層３７上部にAu，Au／C
u，Cu、あるいはPb／Sn，Pb／Sn／Agなどのはんだで作
られたバンプ３９が形成されている。このように、フォ
トレジスト層４７は、チップの表面を保護する保護膜と
しても利用できるので、パッケージを薄形化することが
容易になる。バンプ３９は、内熱性ポリアミドのテープ
４３に接着支持される内部リード４１の一側端とボンデ
ィングされており、内部リード４１の他側端には、テー
プ４３に接着されない外部リード４５が連設されてい
る。前記バンプ３９箇所を除くチップの端縁間に形成さ
れたフォトレジスト層４７は、バンプ３９および内部リ
ード４１をボンディングする時押される力により所定深
さまで押圧されている。
【００１５】図２(a) 〜(c) は、図１に示す半導体パッ
ケージの製造方法を示す工程図である。
【００１６】図２(a) に示すように、半導体基板３１の
所定部分にボンディングパッド３３が形成され、また残
りのチップ表面が絶縁膜３５で覆われている。このよう
なチップの全表面に、Cr，Cu，Tiなどで金属層を形成し
た後、通常のフォトリソグラフ方法によりボンディング
パッド３３の上部にのみ障壁金属層３７を形成する。
【００１７】次に図２(b) に示すように、上述した構造
の全表面に感光性ポリアミドなどを３０〜６０μｍ程の
厚さで塗布してフォトレジスト層４７を形成し、続いて
露光及び現像工程により、障壁金属層３７を露出させ
る。フォトレジスト層４７の厚さを調節するため、２度
以上感光性ポリアミドなどを塗布することもできる。
【００１８】次に図２(c) に示すように、前記露出され
た障壁金属層３７の上部にAu，Au／Cu、あるいはPb／S
n，Pb／Sn／Agなどを電気鍍金して、バンプ３９を形成
する。この形成の際バンプ３９の表面は、フォトレジス
ト層４７の表面と一致するように形成される。その後、
バンプ３９にＴＡＢに利用されるテープ４３の内部リー
ド４１を、熱圧着方法やリフロー方法でボンディングす
る。
【００１９】このボンディング時、圧力により、前記内
部リード４１はバンプ３９およびチップ角部との間の付
着力を増加させられる。また、前記フォトレジスト層４
７によりバンプ３９の大きさを調節することができるの
で、ボンディングパッド３３相互間の橋絡が防止される
とともに、バンプ３９とチップ角部との間のフォトレジ
スト層４７により、ボンディング時、内部リード４１と
チップの角部分とが電気的にショートすることも防止さ
れる。
【００２０】上述のようにこの発明は、半導体基板の所
定部分にボンディングパッドを形成し、残りチップ表面
を絶縁膜で覆った後、チップの全表面に障壁金属を塗布
し、写真蝕刻してボンディングパッド上に障壁金属層を
形成する。次に、前記障壁金属層が露出されるようにフ
ォトレジスト層を形成した後、前記障壁金属層上にフォ
トレジスト層の上部表面の高さと面一となるようにバン
プを形成し、バンプとＴＡＢ用テープの内部リードをボ
ンディングして半導体パッケージを形成するものであ
る。
【００２１】なお、上記実施例においては、ＴＡＢ形パ
ッケージを採用したチップについて説明したが、本発明
は、フリップチップなどのようにバンプによりボンディ
ングされる各種のパッケージにも適用できるものであ
る。
【００２２】
【発明の効果】以上詳細に説明したように、この発明に
おいては、フォトレジスト層により、ボンディング後別
の保護膜の形成を不用とするので、パッケージを薄形化
することができる。また、ボンディング時、内部リー
ド，チップの角部分間のショート防止、及びボンディン
グパッド間の橋絡防止、ボンディング力強化などによ
り、パッケージの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体パッケージの断面図であ
る。
【図２】各図２(a) 〜(c) は、図１に示した半導体パッ
ケージの実装方法を示すための工程図である。
【図３】ＴＡＢ方法を利用した従来の半導体パッケージ
の断面図である。
【符号の説明】
３１ 半導体基板 ３３ ボンディングパッド ３５ 絶縁膜 ３７ 障壁金属層 ３９ バンプ ４１ 内部リード ４７ フォトレジスト層

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の所定部分に多数のボンディ
    ングパッドを持ち残り部分に絶縁膜で塗布された集積回
    路を持つチップと、前記ボンディングパッド上に形成さ
    れた障壁金属層と、前記絶縁膜上に形成されるフォトレ
    ジスト層と、前記ボンディングパッド上に形成されたバ
    ンプと、このバンプとチップの角部分間のフォトレジス
    ト層が所定深さに押されるように当該バンプと一側端が
    接触される内部リードとを具備することを特徴とする半
    導体パッケージ。
  2. 【請求項２】 前記フォトレジスト層が、感光性ポリア
    ミドとから形成されたものである請求項１記載の半導体
    パッケージ。
  3. 【請求項３】 前記フォトレジスト層が、３０〜６０μ
    ｍ程の厚さに形成されたものである請求項２記載の半導
    体パッケージ。
  4. 【請求項４】 前記バンプは、Ａｕ，Ｃｕ，Ａｕ／Ｃｕ
    あるいはＰｂ／Ｓｎ中の一つから形成されたものである
    請求項１記載の半導体パッケージ。
  5. 【請求項５】 多数のボンディングパッド，集積回路及
    び絶縁膜を備えたチップのボンディングパッド上の障壁
    金属膜を形成する工程と、前記障壁金属層を除く絶縁膜
    上のフォトレジスト層を形成する工程と、前記障壁金属
    上にバンプを形成する工程と、前記バンプに内部リード
    をボンディングする工程とを備えた半導体パッケージの
    製造方法。
  6. 【請求項６】 前記フォトレジスト層を、１度あるいは
    ２度以上の複数回の塗布により形成することを特徴とす
    る請求項５記載の半導体パッケージの製造方法。
  7. 【請求項７】 前記バンプを電機鍍金法により形成する
    ことを特徴とする請求項５記載の半導体パッケージの製
    造方法。
  8. 【請求項８】 前記ボンディングは、熱圧着方法あるい
    はリフロー方法いづれかの方法を利用してなされること
    を特徴とする請求項５記載の半導体パッケージの製造方
    法。
JP4270130A 1991-10-10 1992-10-08 半導体パッケージ及びその製造方法 Expired - Fee Related JPH0770562B2 (ja)

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