JPH07112014B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07112014B2 JPH07112014B2 JP61159790A JP15979086A JPH07112014B2 JP H07112014 B2 JPH07112014 B2 JP H07112014B2 JP 61159790 A JP61159790 A JP 61159790A JP 15979086 A JP15979086 A JP 15979086A JP H07112014 B2 JPH07112014 B2 JP H07112014B2
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- JP
- Japan
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- polycrystalline silicon
- mos transistor
- film
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に、スタティック形
MOSメモリのセル面積の微小化とα線に起因するソフト
エラーに対する耐性の高度化とを図った半導体記憶装置
に関する。
MOSメモリのセル面積の微小化とα線に起因するソフト
エラーに対する耐性の高度化とを図った半導体記憶装置
に関する。
従来のフリップフロップ形スタティックメモリセルは、
例えば特開昭55−72069号に記載されているように、２
つの高抵抗素子と４つのｎチャネルMOSトランジスタと
で構成されている。すなわち、第９図にその等価回路を
示すように、一対の駆動MOSトランジスタT1、T2の各一
方のドレインが他方のゲートに接続され、それぞれのド
レインには負荷抵抗R1、R2が接続され、T1、T2のソース
は所定の電位（例えば接地電位）に固定され、R1、R2の
他端には電源電圧Vccが印加されて、T1、T2、R1、R2か
ら成るフリップフロップ回路に微小な電流を供給してい
る。さらに、このフリップフロップ回路の蓄積ノード
N1、N2には転送MOSトランジスタT3、T4が接続されてい
る。以上の４つのトランシズタT1、T2、T3、T4と２つの
負荷抵抗R1、R2により１ビットのセルが構成されてい
る。なお、１はワード線、2a、2bはデータ線である。負
荷抵抗R1、R2には一般に高抵抗ポリシリコンが用いられ
ている。
例えば特開昭55−72069号に記載されているように、２
つの高抵抗素子と４つのｎチャネルMOSトランジスタと
で構成されている。すなわち、第９図にその等価回路を
示すように、一対の駆動MOSトランジスタT1、T2の各一
方のドレインが他方のゲートに接続され、それぞれのド
レインには負荷抵抗R1、R2が接続され、T1、T2のソース
は所定の電位（例えば接地電位）に固定され、R1、R2の
他端には電源電圧Vccが印加されて、T1、T2、R1、R2か
ら成るフリップフロップ回路に微小な電流を供給してい
る。さらに、このフリップフロップ回路の蓄積ノード
N1、N2には転送MOSトランジスタT3、T4が接続されてい
る。以上の４つのトランシズタT1、T2、T3、T4と２つの
負荷抵抗R1、R2により１ビットのセルが構成されてい
る。なお、１はワード線、2a、2bはデータ線である。負
荷抵抗R1、R2には一般に高抵抗ポリシリコンが用いられ
ている。
次に第10図および第11図（Ａ）、（Ｂ）を用いて従来技
術より詳細に説明する。第10図は第９図従来例に対応す
る断面構造を示すものである。第10図において、MOSト
ランジスタのゲート電極1a,1cは第１層目の導電層であ
り、高抵抗素子は第２層目の導電層である多結晶シリコ
ンの一部に形成された高抵抗部7eにより構成されてい
る。高抵抗部7eの両端は低抵抗多結晶シリコン7b、7cに
なっており、低抵抗多結晶シリコン7cは電源電圧Vccの
給電線であり、低抵抗多結晶シリコン7cは転送MOSトラ
ンジスタのソース拡散層3dに接続されている。
術より詳細に説明する。第10図は第９図従来例に対応す
る断面構造を示すものである。第10図において、MOSト
ランジスタのゲート電極1a,1cは第１層目の導電層であ
り、高抵抗素子は第２層目の導電層である多結晶シリコ
ンの一部に形成された高抵抗部7eにより構成されてい
る。高抵抗部7eの両端は低抵抗多結晶シリコン7b、7cに
なっており、低抵抗多結晶シリコン7cは電源電圧Vccの
給電線であり、低抵抗多結晶シリコン7cは転送MOSトラ
ンジスタのソース拡散層3dに接続されている。
第11図（Ａ）、（Ｂ）は、１ビット分の平面レイアウト
図を示すもので、（Ａ）は転送MOSトランジスタおよび
駆動MOSトランジスタの平面レイアウト図、（Ｂ）は高
抵抗ポリシリコンの平面レイアウト図である。第11図
（Ａ）において、ワード線1aは転送MOSトランジスタ
T3、T4の共通ゲートとなっている。このMOSトランジス
タT3、T4のドレイン拡散層3a、3bには接続孔4a、4bを通
してアルミニウム電極などのデータ線2a、2bが接続され
ている。さらに、MOSトランジスタT3、T4のソース3c、3
dには駆動MOSトランジスタT1、T2のゲート電極1b、1cが
接続孔5a、5bを通して直接接続されている。また駆動MO
SトランジスタT1、T2のソースは高濃度ｎ形拡散層（n+
層）3fを通して互いに接続されている。n+層3fはメモリ
内のすべての駆動MOSトランジスタのソースに接地電位V
ssを供給している。また第11図（Ｂ）に示すように、低
抵抗ポリシリコン7cはメモリ内のすべての高抵抗素子に
電源電圧Vccを供給している。
図を示すもので、（Ａ）は転送MOSトランジスタおよび
駆動MOSトランジスタの平面レイアウト図、（Ｂ）は高
抵抗ポリシリコンの平面レイアウト図である。第11図
（Ａ）において、ワード線1aは転送MOSトランジスタ
T3、T4の共通ゲートとなっている。このMOSトランジス
タT3、T4のドレイン拡散層3a、3bには接続孔4a、4bを通
してアルミニウム電極などのデータ線2a、2bが接続され
ている。さらに、MOSトランジスタT3、T4のソース3c、3
dには駆動MOSトランジスタT1、T2のゲート電極1b、1cが
接続孔5a、5bを通して直接接続されている。また駆動MO
SトランジスタT1、T2のソースは高濃度ｎ形拡散層（n+
層）3fを通して互いに接続されている。n+層3fはメモリ
内のすべての駆動MOSトランジスタのソースに接地電位V
ssを供給している。また第11図（Ｂ）に示すように、低
抵抗ポリシリコン7cはメモリ内のすべての高抵抗素子に
電源電圧Vccを供給している。
次に上記の従来構造のスタティックメモリセルの問題点
を述べる。
を述べる。
（１）駆動MOSトランジスタのソースに接地電位を与え
るための配線として用いているn+層3fが、メモリの縦方
向の寸法を増加させる要因となっていた。また、n+層3f
にはメモリの動作時には例えば第９図におけるデータ線
2aから転送MOSトランジスタT3を通して駆動MOSトランジ
スタT1に電流が流れ、シート抵抗が20〜100Ω／口と高
いn+層ではメモリセル間で電圧降下が生じることが問題
であった。これを解決するために従来は数セルごとに１
本の割合でアルミニウム配線により接地電位をn+層に供
給する必要があり、このアルミニウム配線がメモリチッ
プ全体の面積を増加させるという問題があった。
るための配線として用いているn+層3fが、メモリの縦方
向の寸法を増加させる要因となっていた。また、n+層3f
にはメモリの動作時には例えば第９図におけるデータ線
2aから転送MOSトランジスタT3を通して駆動MOSトランジ
スタT1に電流が流れ、シート抵抗が20〜100Ω／口と高
いn+層ではメモリセル間で電圧降下が生じることが問題
であった。これを解決するために従来は数セルごとに１
本の割合でアルミニウム配線により接地電位をn+層に供
給する必要があり、このアルミニウム配線がメモリチッ
プ全体の面積を増加させるという問題があった。
（２）メモリチップの封止に用いるセラミック材料やレ
ジン材料および配線材料の中に微量に含まれているウラ
ニウム（Ｕ）やトリウム（Th）が崩壊するときに発生す
るα線がメモリセルに入射すると、α線の飛程に沿って
電子−正孔対が発生し、蓄積ノードN1、N2に蓄えられた
電荷に混入して蓄積ノードN1、N2の電位を変動させ、こ
の結果、メモリの情報が破壊される。これが、ソフトエ
ラーと呼ばれる現象である。従来のスタティックメモリ
では、駆動MOSトランジスタT1、T2のドレイン領域n+拡
散層とｐ形シリコン基板との間に形成されるＰ−Ｎ接合
容量やゲート酸化膜による絶縁膜容量により、α線によ
る電荷消失を補うだけの電荷が蓄積できた。ところが、
メモリセルの面積が縮小されると、α線による電荷の消
失を補うには蓄積電荷が不十分になる。したがって、従
来形のスタティックメモリ構造は微細化するとソフトエ
ラー率が増加し、メモリの信頼性が著しく低下するとい
う問題があった。
ジン材料および配線材料の中に微量に含まれているウラ
ニウム（Ｕ）やトリウム（Th）が崩壊するときに発生す
るα線がメモリセルに入射すると、α線の飛程に沿って
電子−正孔対が発生し、蓄積ノードN1、N2に蓄えられた
電荷に混入して蓄積ノードN1、N2の電位を変動させ、こ
の結果、メモリの情報が破壊される。これが、ソフトエ
ラーと呼ばれる現象である。従来のスタティックメモリ
では、駆動MOSトランジスタT1、T2のドレイン領域n+拡
散層とｐ形シリコン基板との間に形成されるＰ−Ｎ接合
容量やゲート酸化膜による絶縁膜容量により、α線によ
る電荷消失を補うだけの電荷が蓄積できた。ところが、
メモリセルの面積が縮小されると、α線による電荷の消
失を補うには蓄積電荷が不十分になる。したがって、従
来形のスタティックメモリ構造は微細化するとソフトエ
ラー率が増加し、メモリの信頼性が著しく低下するとい
う問題があった。
（３）負荷抵抗に用いる高抵抗ポリシリコンは粒界に形
成されている電位障壁によりその導電特性が決まる。し
たがって、プラズマ窒化膜など多量の電荷が捕獲されて
いる膜をメモリセルの保護膜に用いる場合やアルミニウ
ム配線などの電極材料を形成する場合に高抵抗ポリシリ
コンの粒界の電位障壁の高さが変化し、このため負荷抵
抗の抵抗値が変動するという問題があった。
成されている電位障壁によりその導電特性が決まる。し
たがって、プラズマ窒化膜など多量の電荷が捕獲されて
いる膜をメモリセルの保護膜に用いる場合やアルミニウ
ム配線などの電極材料を形成する場合に高抵抗ポリシリ
コンの粒界の電位障壁の高さが変化し、このため負荷抵
抗の抵抗値が変動するという問題があった。
（４）データ線と転送MOSトランジスタとを接続する接
続孔は、駆動MOSトランジスタのゲート電極との間にマ
スク合わせずれのための余裕を確保することがレイアウ
ト上必要であり、これがメモリセルの縦方向の寸法の増
加の要因となっていることが、メモリセル面積低減の上
で問題となっていた。
続孔は、駆動MOSトランジスタのゲート電極との間にマ
スク合わせずれのための余裕を確保することがレイアウ
ト上必要であり、これがメモリセルの縦方向の寸法の増
加の要因となっていることが、メモリセル面積低減の上
で問題となっていた。
本発明の目的は、従来技術での上記したいくつかの問題
を解決し、所要面積が小さく、α線によるソフトエラー
の耐性の高いスタティック形MOSランダムアクセス記憶
装置を提供することにある。
を解決し、所要面積が小さく、α線によるソフトエラー
の耐性の高いスタティック形MOSランダムアクセス記憶
装置を提供することにある。
上記の目的は、二つの駆動MOSトランジスタと、二つの
転送MOSトランジスタと、二つの負荷素子とを具備し、
上記二つの駆動MOSトランジスタのドレインが上記二つ
の負荷素子の一端に接続され、上記二つの負荷素子の他
端が第１動作電位点に接続され、上記二つの駆動MOSト
ランジスタのソースが第２動作電位点に接続されるフリ
ップフロップ形スタティックメモリセルを半導体基板上
に具備してなり、 上記駆動MOSトランジスタのゲート電極（1c）および上
記転送MOSトランジスタのゲート電極（1a）の上には第
１の絶縁膜（10）が形成され、 該第１の絶縁膜（10）の上には第１の多結晶シリコン
（7b,7e;28e）が形成され、 該第１の多結晶シリコン（7b,7e;28e）の上には第２の
絶縁膜（13）が形成され、 該第２の絶縁膜（13）の上には第２の多結晶シリコン
（12b;30a,30c）が形成され、 上記第１の多結晶シリコン（7b,7e;28e）は、上記負荷
素子（7e）と上記駆動MOSトランジスタのソースを上記
第２動作電位点に接続する駆動MOSトランジスタソース
接続手段（28e）の一方を形成し、 上記第２の多結晶シリコン（12b;30a,30c）は、上記負
荷素子（30c）と上記駆動MOSトランジスタソース接続手
段（12b）の他方を形成し、 上記第１の多結晶シリコン（7b,7e;28e）と上記第２の
絶縁膜（13）と上記第２の多結晶シリコン（12b;30a,30
c）とは、スタティックメモリセルの蓄積容量素子を形
成してなることにより達成されることができる（第１
図；第６図；第８図参照）。
転送MOSトランジスタと、二つの負荷素子とを具備し、
上記二つの駆動MOSトランジスタのドレインが上記二つ
の負荷素子の一端に接続され、上記二つの負荷素子の他
端が第１動作電位点に接続され、上記二つの駆動MOSト
ランジスタのソースが第２動作電位点に接続されるフリ
ップフロップ形スタティックメモリセルを半導体基板上
に具備してなり、 上記駆動MOSトランジスタのゲート電極（1c）および上
記転送MOSトランジスタのゲート電極（1a）の上には第
１の絶縁膜（10）が形成され、 該第１の絶縁膜（10）の上には第１の多結晶シリコン
（7b,7e;28e）が形成され、 該第１の多結晶シリコン（7b,7e;28e）の上には第２の
絶縁膜（13）が形成され、 該第２の絶縁膜（13）の上には第２の多結晶シリコン
（12b;30a,30c）が形成され、 上記第１の多結晶シリコン（7b,7e;28e）は、上記負荷
素子（7e）と上記駆動MOSトランジスタのソースを上記
第２動作電位点に接続する駆動MOSトランジスタソース
接続手段（28e）の一方を形成し、 上記第２の多結晶シリコン（12b;30a,30c）は、上記負
荷素子（30c）と上記駆動MOSトランジスタソース接続手
段（12b）の他方を形成し、 上記第１の多結晶シリコン（7b,7e;28e）と上記第２の
絶縁膜（13）と上記第２の多結晶シリコン（12b;30a,30
c）とは、スタティックメモリセルの蓄積容量素子を形
成してなることにより達成されることができる（第１
図；第６図；第８図参照）。
すなわち、フリップフロップ型のスタティックメモリセ
ルの二つの駆動MOSトランジスタのゲート電極および二
つの転送MOSトランジスタのゲート電極の上には、第１
の絶縁膜（10）を介して、第１の多結晶シリコン（7b,7
e;28e）と第２の絶縁膜（13）と第２の多結晶シリコン
（12b;30a,30c）とからなるサンドイッチ構造が積層さ
れ、この積層サンドイッチ構造によりスタティックメモ
リセルの蓄積容量素子が形成されるものである。従っ
て、スタティックメモリセル面積を小さくしたとして
も、このセルの上の積層サンドイッチ構造による蓄積容
量素子の容量を大きくでき、α線に対する耐性を大きく
できる。
ルの二つの駆動MOSトランジスタのゲート電極および二
つの転送MOSトランジスタのゲート電極の上には、第１
の絶縁膜（10）を介して、第１の多結晶シリコン（7b,7
e;28e）と第２の絶縁膜（13）と第２の多結晶シリコン
（12b;30a,30c）とからなるサンドイッチ構造が積層さ
れ、この積層サンドイッチ構造によりスタティックメモ
リセルの蓄積容量素子が形成されるものである。従っ
て、スタティックメモリセル面積を小さくしたとして
も、このセルの上の積層サンドイッチ構造による蓄積容
量素子の容量を大きくでき、α線に対する耐性を大きく
できる。
また、積層サンドイッチ構造を構成する下層の第１の多
結晶シリコン（7b,7e;28e）と上層の第２の多結晶シリ
コン（12b;30a,30c）とにより、負荷素子（7e）と駆動M
OSトランジスタソース接続手段（28e）の一方と他方と
を形成するものである。
結晶シリコン（7b,7e;28e）と上層の第２の多結晶シリ
コン（12b;30a,30c）とにより、負荷素子（7e）と駆動M
OSトランジスタソース接続手段（28e）の一方と他方と
を形成するものである。
従って、スタティックメモリセルの二つの負荷素子は、
二つの駆動MOSトランジスタと二つの転送MOSトランジス
タの上に積層されるため、スタティックメモリセル面積
を小さくできる。
二つの駆動MOSトランジスタと二つの転送MOSトランジス
タの上に積層されるため、スタティックメモリセル面積
を小さくできる。
また、二つの駆動MOSトランジスタのソースを第２動作
電位点に接続する駆動MOSトランジスタソース接続手段
も同様に、二つの駆動MOSトランジスタと二つの転送MOS
トランジスタの上に積層されるため、スタティックメモ
リセルの面積を小さくできる。また、この駆動MOSトラ
ンジスタソース接続手段の配置面積を大きくでき、この
駆動MOSトランジスタソース接続手段の分布抵抗を小さ
くできる。その結果、スタティックメモリセルの動作安
定性を向上することが可能となる。
電位点に接続する駆動MOSトランジスタソース接続手段
も同様に、二つの駆動MOSトランジスタと二つの転送MOS
トランジスタの上に積層されるため、スタティックメモ
リセルの面積を小さくできる。また、この駆動MOSトラ
ンジスタソース接続手段の配置面積を大きくでき、この
駆動MOSトランジスタソース接続手段の分布抵抗を小さ
くできる。その結果、スタティックメモリセルの動作安
定性を向上することが可能となる。
本発明のその他の目的と特徴は、以下の実施例から明ら
かとなろう。
かとなろう。
以下、本発明の実施例を説明する。
実施例１ 第１図は本発明によるスタティック形MOSメモリセルの
断面構造を示す。第１図において、多結晶シリコン膜、
または金属シリサイド膜、または金属ポリサイド膜など
の導電膜を用いた第１層目の導電膜によりMOSトランジ
スタのゲート電極1a、1cが形成されている。各MOSトラ
ンジスタはシリコン酸化膜８によって電気的に分離され
ている。駆動MOSトランジスタのゲート電極1cはゲート
酸化膜９が一部エッチングされた孔を通して転送MOSト
ランジスタのソース拡散層3dに直接接続されている。高
抵抗素子は、第２層目の導電膜である多結晶シリコンに
形成された高抵抗部7eにより構成されている。高抵抗部
7eへの給電は、第３層目の導電膜12aを高抵抗部7eに直
接接続して行い、電源電圧Vccから供給される微小電流
は低抵抗部7bを通して転送MOSトランジスタのソース拡
散層3dに流れる。なお、第３層目の導電膜は多結晶シリ
コンや金属ポリサイドなどを用いることができる。ま
た、第３層目の導電膜12bは接地電位Vssに固定されてお
り、第２層目に形成されている高抵抗部7eを静電しゃへ
いしている。また導電膜12bは第２層目の導電膜7bと、
層間絶縁膜13により容量素子を形成していて、蓄積ノー
ドの拡散層3dに電荷を供給することができる。さらに第
３層目の導電膜12cは転送MOSトランジスタのドレイン拡
散層3bとデータ線のアルミニウム電極2bとを電気的に接
続している。
断面構造を示す。第１図において、多結晶シリコン膜、
または金属シリサイド膜、または金属ポリサイド膜など
の導電膜を用いた第１層目の導電膜によりMOSトランジ
スタのゲート電極1a、1cが形成されている。各MOSトラ
ンジスタはシリコン酸化膜８によって電気的に分離され
ている。駆動MOSトランジスタのゲート電極1cはゲート
酸化膜９が一部エッチングされた孔を通して転送MOSト
ランジスタのソース拡散層3dに直接接続されている。高
抵抗素子は、第２層目の導電膜である多結晶シリコンに
形成された高抵抗部7eにより構成されている。高抵抗部
7eへの給電は、第３層目の導電膜12aを高抵抗部7eに直
接接続して行い、電源電圧Vccから供給される微小電流
は低抵抗部7bを通して転送MOSトランジスタのソース拡
散層3dに流れる。なお、第３層目の導電膜は多結晶シリ
コンや金属ポリサイドなどを用いることができる。ま
た、第３層目の導電膜12bは接地電位Vssに固定されてお
り、第２層目に形成されている高抵抗部7eを静電しゃへ
いしている。また導電膜12bは第２層目の導電膜7bと、
層間絶縁膜13により容量素子を形成していて、蓄積ノー
ドの拡散層3dに電荷を供給することができる。さらに第
３層目の導電膜12cは転送MOSトランジスタのドレイン拡
散層3bとデータ線のアルミニウム電極2bとを電気的に接
続している。
次に本実施例を平面レイアウト図を用いてさらに説明す
る。第２図（Ａ）、（Ｂ）は本実施例のレイアウト図で
あり、第２図（Ａ）は第１層目の導電膜すなわちゲート
電極の平面レイアウト図、第７図（Ｂ）は第２層目、第
３層目の導電膜とアルミニウム電極の平面レイアウト図
である。本実施例では、第２図（Ａ）、（Ｂ）に示され
ているように、駆動MOSトランジスタT1、T2のソース3
g、3hは、第３層目の導電膜12bを用いて、第１層目と第
２層目の導電膜の層間絶縁膜10および第２層目と第３層
目の導電膜の層間絶縁膜13に形成された接続孔14c、14d
を通して互いに接続されている。また第３層目の導電膜
は接地電位Vssに固定されており、記憶装置内のすべて
の駆動MOSトランジスタのソースに接続されている。第
３層目の導電膜12c、12dは接続孔14a、14bを通して、転
送MOSトランジスタT3、T4のドレイン3a、3bに接続され
ており、さらに導電膜12c、12dには接続孔4a、4bを通し
てデータ線のアルミニウム電極2a、2bが接続されてい
る。
る。第２図（Ａ）、（Ｂ）は本実施例のレイアウト図で
あり、第２図（Ａ）は第１層目の導電膜すなわちゲート
電極の平面レイアウト図、第７図（Ｂ）は第２層目、第
３層目の導電膜とアルミニウム電極の平面レイアウト図
である。本実施例では、第２図（Ａ）、（Ｂ）に示され
ているように、駆動MOSトランジスタT1、T2のソース3
g、3hは、第３層目の導電膜12bを用いて、第１層目と第
２層目の導電膜の層間絶縁膜10および第２層目と第３層
目の導電膜の層間絶縁膜13に形成された接続孔14c、14d
を通して互いに接続されている。また第３層目の導電膜
は接地電位Vssに固定されており、記憶装置内のすべて
の駆動MOSトランジスタのソースに接続されている。第
３層目の導電膜12c、12dは接続孔14a、14bを通して、転
送MOSトランジスタT3、T4のドレイン3a、3bに接続され
ており、さらに導電膜12c、12dには接続孔4a、4bを通し
てデータ線のアルミニウム電極2a、2bが接続されてい
る。
次に本実施例メモリセルの製造方法を第３図（Ａ）〜
（Ｆ）に示す断面図により、工程順に説明する。
（Ｆ）に示す断面図により、工程順に説明する。
まず、比抵抗10Ω・cm（100）面のｎ形シリコン基板26
内に不純物濃度1015〜1017cm-3のｐ形のウェル16をボロ
ンのイオン打込みと熱拡散法により形成した後、MOSト
ランジスタの絶縁分離領域を形成するためにLOCOS法な
どにより厚さ100〜1000nmのシリコン酸化膜８を形成
し、MOSトランジスタの能動領域となる部分に厚さ10〜1
00nmのゲート酸化膜９を形成する〔第３図（Ａ）〕。次
にゲート酸化膜９の一部に接続孔5bを形成し、多結晶シ
リコンなどの導電膜をホトリソグラフィとドライエッチ
ングにより加工し、多結晶シリコン層などのゲート電極
1a、1cを形成し、ゲート電極をマスクにしてヒ素のイオ
ン打込みによるｎ形の不純物拡散層を形成する〔第３図
（Ｂ）〕。次にSiO2などの絶縁膜を厚さ100〜1000nmに
堆積し、接続孔6bを形成する〔第３図（Ｃ）〕。さらに
続けて、第２層目の導電膜となる多結晶シリコン膜を減
圧CVD法により50〜500nmの厚さに堆積したホトリソグラ
フィとドライエッチングによりパターニングした後、多
結晶シリコンの表面に５〜50nmの熱酸化膜を形成し、低
抵抗部7bとなる部分にドーズ量1014〜1016cm-2でヒ素な
どのｎ形不純物のイオン打込みを行う〔第３図
（Ｄ）〕。次に第２層目の導電膜上に厚さ10〜50nmのシ
リコン酸化膜もしくはシリコン酸化膜厚相等のシリコン
窒化膜と酸化膜の２層絶縁膜13を形成し、一部に接続孔
14b、15bを形成し、多結晶シリコン膜を減圧CVD法によ
り50〜500nmの厚さに堆積し、厚さ５〜50nmの熱酸化膜
を形成し、ドーズ量1014〜1016cm-2でヒ素などのｎ形不
純物のイオン打込みを行って第３層目の導電膜12a、12
b、12cを形成する〔第３図（Ｅ）〕。最後にCVD法によ
りシリコン酸化膜と0.5〜4mol％のリンを含んだシリコ
ン酸化膜（PCG膜）の２層層間絶縁膜11を100〜1000nmの
厚さに堆積し、接続孔4bを開孔した後、アルミニウム電
極2bを500〜2000nmの厚さに形成する〔第３図
（Ｆ）〕。
内に不純物濃度1015〜1017cm-3のｐ形のウェル16をボロ
ンのイオン打込みと熱拡散法により形成した後、MOSト
ランジスタの絶縁分離領域を形成するためにLOCOS法な
どにより厚さ100〜1000nmのシリコン酸化膜８を形成
し、MOSトランジスタの能動領域となる部分に厚さ10〜1
00nmのゲート酸化膜９を形成する〔第３図（Ａ）〕。次
にゲート酸化膜９の一部に接続孔5bを形成し、多結晶シ
リコンなどの導電膜をホトリソグラフィとドライエッチ
ングにより加工し、多結晶シリコン層などのゲート電極
1a、1cを形成し、ゲート電極をマスクにしてヒ素のイオ
ン打込みによるｎ形の不純物拡散層を形成する〔第３図
（Ｂ）〕。次にSiO2などの絶縁膜を厚さ100〜1000nmに
堆積し、接続孔6bを形成する〔第３図（Ｃ）〕。さらに
続けて、第２層目の導電膜となる多結晶シリコン膜を減
圧CVD法により50〜500nmの厚さに堆積したホトリソグラ
フィとドライエッチングによりパターニングした後、多
結晶シリコンの表面に５〜50nmの熱酸化膜を形成し、低
抵抗部7bとなる部分にドーズ量1014〜1016cm-2でヒ素な
どのｎ形不純物のイオン打込みを行う〔第３図
（Ｄ）〕。次に第２層目の導電膜上に厚さ10〜50nmのシ
リコン酸化膜もしくはシリコン酸化膜厚相等のシリコン
窒化膜と酸化膜の２層絶縁膜13を形成し、一部に接続孔
14b、15bを形成し、多結晶シリコン膜を減圧CVD法によ
り50〜500nmの厚さに堆積し、厚さ５〜50nmの熱酸化膜
を形成し、ドーズ量1014〜1016cm-2でヒ素などのｎ形不
純物のイオン打込みを行って第３層目の導電膜12a、12
b、12cを形成する〔第３図（Ｅ）〕。最後にCVD法によ
りシリコン酸化膜と0.5〜4mol％のリンを含んだシリコ
ン酸化膜（PCG膜）の２層層間絶縁膜11を100〜1000nmの
厚さに堆積し、接続孔4bを開孔した後、アルミニウム電
極2bを500〜2000nmの厚さに形成する〔第３図
（Ｆ）〕。
本実施例によれば、一対の駆動MOSトランジスタのソー
スを接続する第３層目の導電膜を新たに設けることによ
り、従来必要であったn+拡散領域が不要になるため、メ
モリセル寸法の縦方向の長さを約15％縮小することがで
きる。さらに、接地電位にある上記第３層目の導電膜
と、蓄積ノードに接続されている第２層目の導電膜とで
形成される容量素子の静電容量を５〜20fFにすることが
できるため、メモリセルにα線が照射された時に失われ
る電荷を補うことができ、α線によるソフトエラーに対
する耐性を大きくすることができる。さらに、第２層目
の導電膜に形成されている高抵抗素子は、接地されてい
る第３層目の導電膜により静電しゃへいされているため
に、雑音や、アルミニウム電極配線や、電極配線に使用
する層間絶縁膜や、チップの保護膜などの上層部からの
電界効果による抵抗値の変動が少なく、電気的に安定し
た抵抗値を有する高抵抗素子とすることができる。
スを接続する第３層目の導電膜を新たに設けることによ
り、従来必要であったn+拡散領域が不要になるため、メ
モリセル寸法の縦方向の長さを約15％縮小することがで
きる。さらに、接地電位にある上記第３層目の導電膜
と、蓄積ノードに接続されている第２層目の導電膜とで
形成される容量素子の静電容量を５〜20fFにすることが
できるため、メモリセルにα線が照射された時に失われ
る電荷を補うことができ、α線によるソフトエラーに対
する耐性を大きくすることができる。さらに、第２層目
の導電膜に形成されている高抵抗素子は、接地されてい
る第３層目の導電膜により静電しゃへいされているため
に、雑音や、アルミニウム電極配線や、電極配線に使用
する層間絶縁膜や、チップの保護膜などの上層部からの
電界効果による抵抗値の変動が少なく、電気的に安定し
た抵抗値を有する高抵抗素子とすることができる。
実施例２ 本実施例は、転送MOSトランジスタのドレイン拡散層と
第３層目の導電膜との接続構造に特徴がある。第４図
は、本実施例による転送MOSトランジスタ部の断面構造
を示すもので、隣接するセルの転送MOSトランジスタも
含まれている。第４図において、ゲート電極18a、18bは
上層のSiO2などの絶縁膜19a、19bと、側壁のSiO2などの
絶縁膜20により絶縁されている。また、第１層目の導電
膜のゲート電極18a、18bと第２層目の導電膜との間のSi
O2などの層間絶縁膜21と、第２層目の導電膜と多結晶シ
リコンなどの第３層目の導電膜23との間のSiO2などの層
間絶縁膜22の膜厚の和は、上記絶縁膜19a、19b、20より
十分に薄く、ゲート電極上の絶縁膜には拡散層17bと多
結晶シリコン膜23との接続孔を形成しても、ゲート電極
18aと第３層目の導電膜23とが接触することはない。さ
らに、データ線のアルミニウム電極25と多結晶シリコン
膜23とを接続するための接続孔は多結晶シリコン膜23上
であればどこでも良く、ゲート電極18a上にも形成する
ことができる。したがって、従来のように、接続孔とゲ
ート電極のマスク合せの余裕を考慮する必要がなく、隣
接するセルのワード線（ゲート電極18aに対して隣りの
ゲート電極18b）の間隔は最小レイアウトルールにする
ことができ、メモリセル寸法の縦方向の長さを約10％短
かくできる。
第３層目の導電膜との接続構造に特徴がある。第４図
は、本実施例による転送MOSトランジスタ部の断面構造
を示すもので、隣接するセルの転送MOSトランジスタも
含まれている。第４図において、ゲート電極18a、18bは
上層のSiO2などの絶縁膜19a、19bと、側壁のSiO2などの
絶縁膜20により絶縁されている。また、第１層目の導電
膜のゲート電極18a、18bと第２層目の導電膜との間のSi
O2などの層間絶縁膜21と、第２層目の導電膜と多結晶シ
リコンなどの第３層目の導電膜23との間のSiO2などの層
間絶縁膜22の膜厚の和は、上記絶縁膜19a、19b、20より
十分に薄く、ゲート電極上の絶縁膜には拡散層17bと多
結晶シリコン膜23との接続孔を形成しても、ゲート電極
18aと第３層目の導電膜23とが接触することはない。さ
らに、データ線のアルミニウム電極25と多結晶シリコン
膜23とを接続するための接続孔は多結晶シリコン膜23上
であればどこでも良く、ゲート電極18a上にも形成する
ことができる。したがって、従来のように、接続孔とゲ
ート電極のマスク合せの余裕を考慮する必要がなく、隣
接するセルのワード線（ゲート電極18aに対して隣りの
ゲート電極18b）の間隔は最小レイアウトルールにする
ことができ、メモリセル寸法の縦方向の長さを約10％短
かくできる。
第５図（Ａ）〜（Ｅ）により本実施例の製造工程を順に
説明する。製造工程を示す断面図は、２つの隣接する転
送MOSトランジスタを示している。まず、実施例１と同
様に、ｎ形シリコン基板の能動領域となる部分に厚さ10
〜100nmのゲート酸化膜９を形成した後、ゲート電極と
なる多結晶シリコン膜などの導電膜18を減圧CVD法によ
り100〜500nmの厚さで堆積し、続いて、SiO2などの絶縁
膜19を減圧CVD法により厚さ50〜500nmに堆積する〔第５
図（Ａ）〕。次に、ホトリソグラフィと反応性イオンエ
ッチングにより絶縁膜19をゲート電極パターンに加工
し、パターニングされた絶縁膜19a、19bをエッチングの
マスクにしてゲート電極18a、18bを加工した後、ゲート
電極をマスクにしてイオン打込みによりヒ素等のｎ形の
不純物を添加し、MOSトランジスタのソース・ドレイン
領域となる高濃度不純物拡散層17a、17b、17cを形成す
る〔第５図（Ｂ）〕。次に、減圧CVD法により厚さ100〜
500nmのSiO2膜20を堆積し〔第５図（Ｃ）〕、反応性イ
オンエッチングにより、平坦部のSiO2膜20をエッチング
し、ゲート電極側壁にサイドウォールスペーサ20を形成
する〔第５図（Ｄ）〕。さらに、第１層目のゲート電極
18a、18bと、第２層目の導電膜との層間絶縁膜21、およ
び第２層目と第３層目の導電膜の間の層間絶縁膜22をSi
O2膜の減圧CVD法によりそれぞれ50〜300nmの厚さに堆積
した後、第３層目の導電膜23とSi基板に形成されている
拡散層17bとを接続する接続孔をあけ、多結晶シリコン
膜等を50〜300nmの厚さに堆積し、第３層目の導電膜23
を形成する。なお、第３層目の導電膜23は高融点金属
や、金属シリサイド、ポリサイドなどでもよい〔第５図
（Ｅ）〕。次に0.5〜4molのリンを含んだリン酸膜24を
減圧CVD法により100〜1000nmの厚さに堆積し、接続孔を
あけた後、データ線となるアルミニウム電極25を500〜2
000nmの厚さに形成する。
説明する。製造工程を示す断面図は、２つの隣接する転
送MOSトランジスタを示している。まず、実施例１と同
様に、ｎ形シリコン基板の能動領域となる部分に厚さ10
〜100nmのゲート酸化膜９を形成した後、ゲート電極と
なる多結晶シリコン膜などの導電膜18を減圧CVD法によ
り100〜500nmの厚さで堆積し、続いて、SiO2などの絶縁
膜19を減圧CVD法により厚さ50〜500nmに堆積する〔第５
図（Ａ）〕。次に、ホトリソグラフィと反応性イオンエ
ッチングにより絶縁膜19をゲート電極パターンに加工
し、パターニングされた絶縁膜19a、19bをエッチングの
マスクにしてゲート電極18a、18bを加工した後、ゲート
電極をマスクにしてイオン打込みによりヒ素等のｎ形の
不純物を添加し、MOSトランジスタのソース・ドレイン
領域となる高濃度不純物拡散層17a、17b、17cを形成す
る〔第５図（Ｂ）〕。次に、減圧CVD法により厚さ100〜
500nmのSiO2膜20を堆積し〔第５図（Ｃ）〕、反応性イ
オンエッチングにより、平坦部のSiO2膜20をエッチング
し、ゲート電極側壁にサイドウォールスペーサ20を形成
する〔第５図（Ｄ）〕。さらに、第１層目のゲート電極
18a、18bと、第２層目の導電膜との層間絶縁膜21、およ
び第２層目と第３層目の導電膜の間の層間絶縁膜22をSi
O2膜の減圧CVD法によりそれぞれ50〜300nmの厚さに堆積
した後、第３層目の導電膜23とSi基板に形成されている
拡散層17bとを接続する接続孔をあけ、多結晶シリコン
膜等を50〜300nmの厚さに堆積し、第３層目の導電膜23
を形成する。なお、第３層目の導電膜23は高融点金属
や、金属シリサイド、ポリサイドなどでもよい〔第５図
（Ｅ）〕。次に0.5〜4molのリンを含んだリン酸膜24を
減圧CVD法により100〜1000nmの厚さに堆積し、接続孔を
あけた後、データ線となるアルミニウム電極25を500〜2
000nmの厚さに形成する。
なお、本実施例では、アルミニウム電極25と、MOSトラ
ンジスタの拡散層17bを接続する電極に第３層目の導電
膜を用いたが、第２層目の導電膜も同様に用いることが
できる。
ンジスタの拡散層17bを接続する電極に第３層目の導電
膜を用いたが、第２層目の導電膜も同様に用いることが
できる。
実施例３ 本実施例は、電源電圧Vcc線を第２層目の導電膜で形成
するものである。第６図に断面構造図を示す。第６図に
おいて、第２層目の導電膜には多結晶シリコンの高抵抗
部7eと低抵抗部7b、7fが形成されており、高抵抗部7eで
高抵抗素子、低抵抗部7bと絶縁膜13と第３層目の導電膜
12bにより容量素子、低抵抗部7fで電源電圧Vcc線が形成
されている。この低抵抗部7fは、メモリ内の各セルに電
源電圧Vccを供給する配線となっている。また、第３層
目の導電膜12bは接続孔によりMOSトランジスタのソース
拡散層に接続され接地電位にあり、第２層目に形成され
ている高抵抗多結晶シリコン7eの全面を覆うことができ
るため、高抵抗素子を完全に静電シールドすることがで
きる。
するものである。第６図に断面構造図を示す。第６図に
おいて、第２層目の導電膜には多結晶シリコンの高抵抗
部7eと低抵抗部7b、7fが形成されており、高抵抗部7eで
高抵抗素子、低抵抗部7bと絶縁膜13と第３層目の導電膜
12bにより容量素子、低抵抗部7fで電源電圧Vcc線が形成
されている。この低抵抗部7fは、メモリ内の各セルに電
源電圧Vccを供給する配線となっている。また、第３層
目の導電膜12bは接続孔によりMOSトランジスタのソース
拡散層に接続され接地電位にあり、第２層目に形成され
ている高抵抗多結晶シリコン7eの全面を覆うことができ
るため、高抵抗素子を完全に静電シールドすることがで
きる。
以上説明した実施例では接地線に第３層目の導電膜を用
いているが、次の実施例４で述べるように、第２層目の
導電膜を用いることもできる。
いているが、次の実施例４で述べるように、第２層目の
導電膜を用いることもできる。
実施例４ 本実施例は、第２層目の導電膜で接地線を形成し、第３
層目の導電膜で高抵抗素子を形成するスタティック形MO
Sメモリに関する。第７図および第８図は本実施例によ
るメモリセルの平面レイアウト図および断面構造図であ
る。第２層目の導電膜28a、28bは、接続孔27a、27bによ
り転送MOSトランジスタのドレイン3a、3bに接続されて
おり、さらに接続孔4a、4bによりアルミニウム電極2a、
2bに接続されている。また第２層目の導電膜28c、28dは
接続孔27e、27fにより転送MOSトランジスタのソース拡
散層3c、3dおよび駆動MOSトランジスタのゲート電極1
b、1cの両方に接続されている。また第２層目の導電膜2
8eは接続孔27c、27dにより駆動MOSトランジスタのソー
ス3g、3hに接続されており、メモリ内のすべての駆動MO
Sトランジスタのソースに接地電位Vssを与えている。さ
らに第２層目の導電膜28fは電源電圧Vccの給電用配線と
して用いている。また、第３層目の導電膜30a、30bは接
続孔29a、29bにより、蓄積ノードの第２層目の導電膜28
c、28dに接続されて容量素子の上層電極を形成してお
り、絶縁膜13と下層電極28eとで容量素子を構成してい
る。また第３図の導電膜30c、30dは高抵抗多結晶シリコ
ンであり、端部は接続孔29c、29dにより第２層目の電源
電圧Vccの給電用配線28fに直接接続している。
層目の導電膜で高抵抗素子を形成するスタティック形MO
Sメモリに関する。第７図および第８図は本実施例によ
るメモリセルの平面レイアウト図および断面構造図であ
る。第２層目の導電膜28a、28bは、接続孔27a、27bによ
り転送MOSトランジスタのドレイン3a、3bに接続されて
おり、さらに接続孔4a、4bによりアルミニウム電極2a、
2bに接続されている。また第２層目の導電膜28c、28dは
接続孔27e、27fにより転送MOSトランジスタのソース拡
散層3c、3dおよび駆動MOSトランジスタのゲート電極1
b、1cの両方に接続されている。また第２層目の導電膜2
8eは接続孔27c、27dにより駆動MOSトランジスタのソー
ス3g、3hに接続されており、メモリ内のすべての駆動MO
Sトランジスタのソースに接地電位Vssを与えている。さ
らに第２層目の導電膜28fは電源電圧Vccの給電用配線と
して用いている。また、第３層目の導電膜30a、30bは接
続孔29a、29bにより、蓄積ノードの第２層目の導電膜28
c、28dに接続されて容量素子の上層電極を形成してお
り、絶縁膜13と下層電極28eとで容量素子を構成してい
る。また第３図の導電膜30c、30dは高抵抗多結晶シリコ
ンであり、端部は接続孔29c、29dにより第２層目の電源
電圧Vccの給電用配線28fに直接接続している。
本実施例によれば、第２層目の導電膜をMOSトランジス
タのソース・ドレイン拡散層に接続する構造であるの
で、第３層目の導電膜を接続するのに比べて、層間絶縁
膜の厚さが薄い分だけ製造工程が容易になり、工程の余
裕度も大きくなる。なお、本実施例では、第２層目の導
電膜28c、28dは用いなくてもよく、別の接続孔により第
３層目の導電膜30a、30bを直接MOSトランジスタの拡散
層3c、3dに接続しても良い。さらに、電源電圧Vccの給
電線も第３層目の導電膜で形成してもよい。
タのソース・ドレイン拡散層に接続する構造であるの
で、第３層目の導電膜を接続するのに比べて、層間絶縁
膜の厚さが薄い分だけ製造工程が容易になり、工程の余
裕度も大きくなる。なお、本実施例では、第２層目の導
電膜28c、28dは用いなくてもよく、別の接続孔により第
３層目の導電膜30a、30bを直接MOSトランジスタの拡散
層3c、3dに接続しても良い。さらに、電源電圧Vccの給
電線も第３層目の導電膜で形成してもよい。
以上述べた実施例では、ｎ形シリコン基板内に形成され
たｐ形ウェル内のｎチャネルMOSトランジスタを用いて
説明したが、ｐ形シリコン基板に形成されるｎチャネル
MOSトランジスタを用いてもよく、同様の効果を生じさ
せることができる。
たｐ形ウェル内のｎチャネルMOSトランジスタを用いて
説明したが、ｐ形シリコン基板に形成されるｎチャネル
MOSトランジスタを用いてもよく、同様の効果を生じさ
せることができる。
以上説明したように、本発明によれば、高集積化が可能
で、しかもα線によるソフトエラーの耐性が高いスタテ
ィック形MOSメモリを実現することができる。
で、しかもα線によるソフトエラーの耐性が高いスタテ
ィック形MOSメモリを実現することができる。
第１図は本発明の第１の実施例構造を示す断面図、第２
図（Ａ）、（Ｂ）はその平面レイアウト図、第３図
（Ａ）〜（Ｆ）はその製造工程を説明する断面図、第４
図は本発明の第２の実施例の断面構造図、第５図（Ａ）
〜（Ｅ）はその製造工程説明用の断面図、第６図は本発
明の第３の実施例の断面構造図、第７図（Ａ）、（Ｂ）
は本発明の第４の実施例の平面レイアウト図、第８図は
その断面構造図、第９図は従来のスタティックMOSメモ
リセルの等価回路図、第10図はそのメモリセルの断面構
造図、第11図（Ａ）、（Ｂ）はその平面レイアウト図で
ある。 符号の説明 １…ワード線 1a、1b、1c、18、18a、18b…ゲート電極 2a、2b…データ線（アルミニウム電極） 3a〜3f、17a〜17c…ソースまたはドレイン拡散層 4a、4b、5a〜5c、6a、6b、14a〜14c、15a、15b、27a〜2
7d、29a〜29d…接続孔 7a〜7c、28a〜28f…第２層目の導電膜 ８〜11、19、19a、19b、20、21、22、24…シリコン酸化
膜 12a〜12d、23、30a、30b…第３層目の導電膜 13…容量素子の絶縁膜、16…ｐ形ウェル 25…アルミニウム電極、26…ｎ形シリコン基板 27d、27e、30c、30d…高抵抗部
図（Ａ）、（Ｂ）はその平面レイアウト図、第３図
（Ａ）〜（Ｆ）はその製造工程を説明する断面図、第４
図は本発明の第２の実施例の断面構造図、第５図（Ａ）
〜（Ｅ）はその製造工程説明用の断面図、第６図は本発
明の第３の実施例の断面構造図、第７図（Ａ）、（Ｂ）
は本発明の第４の実施例の平面レイアウト図、第８図は
その断面構造図、第９図は従来のスタティックMOSメモ
リセルの等価回路図、第10図はそのメモリセルの断面構
造図、第11図（Ａ）、（Ｂ）はその平面レイアウト図で
ある。 符号の説明 １…ワード線 1a、1b、1c、18、18a、18b…ゲート電極 2a、2b…データ線（アルミニウム電極） 3a〜3f、17a〜17c…ソースまたはドレイン拡散層 4a、4b、5a〜5c、6a、6b、14a〜14c、15a、15b、27a〜2
7d、29a〜29d…接続孔 7a〜7c、28a〜28f…第２層目の導電膜 ８〜11、19、19a、19b、20、21、22、24…シリコン酸化
膜 12a〜12d、23、30a、30b…第３層目の導電膜 13…容量素子の絶縁膜、16…ｐ形ウェル 25…アルミニウム電極、26…ｎ形シリコン基板 27d、27e、30c、30d…高抵抗部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 佳文 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 湊 修 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森脇 信行 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 目黒 怜 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内
Claims (4)
- 【請求項１】二つの駆動MOSトランジスタと、二つの転
送MOSトランジスタと、二つの負荷素子とを具備し、上
記二つの駆動MOSトランジスタのドレインが上記二つの
負荷素子の一端に接続され、上記二つの負荷素子の他端
が第１動作電位点に接続され、上記二つの駆動MOSトラ
ンジスタのソースが第２動作電位点に接続されるフリッ
プフロップ形スタティックメモリセルを半導体基板上に
具備してなり、 上記駆動MOSトランジスタのゲート電極および上記転送M
OSトランジスタのゲート電極の上には第１の絶縁膜が形
成され、 該第１の絶縁膜の上には第１の多結晶シリコンが形成さ
れ、 該第１の多結晶シリコンの上には第２の絶縁膜が形成さ
れ、 該第２の絶縁膜の上には第２の多結晶シリコンが形成さ
れ、 上記第１の多結晶シリコンは、上記負荷素子と上記駆動
MOSトランジスタのソースを上記第２動作電位点に接続
する駆動MOSトランジスタソース接続手段の一方を形成
し、 上記第２の多結晶シリコンは、上記負荷素子と上記駆動
MOSトランジスタソース接続手段の他方を形成し、 上記第１の多結晶シリコンと上記第２の絶縁膜と上記第
２の多結晶シリコンとは、スタティックメモリセルの蓄
積容量素子を形成してなることを特徴とする半導体記憶
装置。 - 【請求項２】上記駆動MOSトランジスタソース接続手段
を形成する上記第２の多結晶シリコンが上記負荷素子を
形成する上記第１の多結晶シリコンの上に上記第２の絶
縁膜を介して延在することにより、上記駆動MOSトラン
ジスタソース接続手段が上記負荷素子の静電シールドを
構成することを特徴とする特許請求の範囲第１項に記載
の半導体記憶装置。 - 【請求項３】上記負荷素子を形成する上記第２の多結晶
シリコンが上記駆動MOSトランジスタソース接続手段を
形成する上記第１の多結晶シリコンの上に上記第２の絶
縁膜を介して延在すること特徴とする特許請求の範囲第
１項に記載の半導体記憶装置。 - 【請求項４】上記駆動MOSトランジスタおよび上記転送M
OSトランジスタのゲート電極は、多結晶シリコン膜、ま
たは金属シリサイド膜、または金属ポリサイド膜である
ことを特徴とする特許請求の範囲第１項から第３項まで
のいずれかに記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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