JPH02140972A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02140972A JPH02140972A JP63295063A JP29506388A JPH02140972A JP H02140972 A JPH02140972 A JP H02140972A JP 63295063 A JP63295063 A JP 63295063A JP 29506388 A JP29506388 A JP 29506388A JP H02140972 A JPH02140972 A JP H02140972A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- substrate
- field effect
- film
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は電界効果トランジスタのグー） ｔｙＪ造に関
する。
する。
［従来の技術］
最近、林豊：Ｕギガビット級の集積度にかける夢”９日
本の科学と技術＃ ２７ ｅ ２４２ ｔ ｐ−ｐ。
本の科学と技術＃ ２７ ｅ ２４２ ｔ ｐ−ｐ。
４６−４７（昭６１）に示された如く、第２図の如き電
界効果トランジスタが提案された。
界効果トランジスタが提案された。
すなわち基板又は下層の回路層１１上に層間絶縁膜１７
を介して第１ゲ÷ト１２と第２ゲート１６に第１及び第
２のゲートｍ化ｇ１５．１５を介して挾まれたＳ１膜１
４にソース（Ｓ）、ドレイン（Ｄ）を形成したものであ
る。
を介して第１ゲ÷ト１２と第２ゲート１６に第１及び第
２のゲートｍ化ｇ１５．１５を介して挾まれたＳ１膜１
４にソース（Ｓ）、ドレイン（Ｄ）を形成したものであ
る。
［発明が解決しようとする課題］
しかし、上記従来技術によるとＳ１膜に結晶欠陥が多く
、リーク電流による素子特性不良が発生すると云う課題
があった。
、リーク電流による素子特性不良が発生すると云う課題
があった。
本発明は、かかる従来技術の課題を解決するために、Ｓ
ｉ基板上に酸素イオン打込み等で形成した絶縁層を設け
、該絶縁層上に形成された無欠陥Ｓ１膜を用いて、素子
特性不良の無い上部ゲートと下線ゲートを具備した電界
効果トランジスタを提供する事を目的とする。
ｉ基板上に酸素イオン打込み等で形成した絶縁層を設け
、該絶縁層上に形成された無欠陥Ｓ１膜を用いて、素子
特性不良の無い上部ゲートと下線ゲートを具備した電界
効果トランジスタを提供する事を目的とする。
［課題を、解決するための手段］
上記課題を解決するために、本発明は半導体装置に関し
、Ｓｉ基板又はＳ１基板に形成された拡散層を第１のゲ
ートとなし、前記Ｓ１基板表面にイオン打込みで形成さ
れた絶縁膜を介して形成された薄いＳ１膜上に第２のゲ
ートを形成して電界効果トランジスタとなす手段をとる
。
、Ｓｉ基板又はＳ１基板に形成された拡散層を第１のゲ
ートとなし、前記Ｓ１基板表面にイオン打込みで形成さ
れた絶縁膜を介して形成された薄いＳ１膜上に第２のゲ
ートを形成して電界効果トランジスタとなす手段をとる
。
［実施例］
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示す電界効果トランジスタ
の断面図である。すなわち、Ｓｉ基板１に酸素イオン等
を打込んで第１のゲート酸化膜２を形成し、残存せるＳ
１ｌｌｆｉ４にあるいはエピタキシャル法によりＳ１
膜厚を厚く等して電界効果トランジスタのソース（Ｓ）
、ドレイン（Ｄ）及びチャネル部から成る活性領域を形
成すると共に、前記Ｓｉ基板内にイオン打込み等により
拡散層から成る第１のゲート２を形成する。この場合、
Ｓｉ基板１も他の領域に形成される異なるタイプの電界
効果トランジスタのゲート領域の作用をなす事も出来る
。
の断面図である。すなわち、Ｓｉ基板１に酸素イオン等
を打込んで第１のゲート酸化膜２を形成し、残存せるＳ
１ｌｌｆｉ４にあるいはエピタキシャル法によりＳ１
膜厚を厚く等して電界効果トランジスタのソース（Ｓ）
、ドレイン（Ｄ）及びチャネル部から成る活性領域を形
成すると共に、前記Ｓｉ基板内にイオン打込み等により
拡散層から成る第１のゲート２を形成する。この場合、
Ｓｉ基板１も他の領域に形成される異なるタイプの電界
効果トランジスタのゲート領域の作用をなす事も出来る
。
更に、前記Ｓ１膜４の表面に第２のゲート酸化膜を形成
し、その上に第２のゲート６を形成して成る。７は層間
絶縁膜である。
し、その上に第２のゲート６を形成して成る。７は層間
絶縁膜である。
［発明の効果コ
本発明により、結晶欠陥の無いＳ１膜に上部ゲートと下
部ゲートとを有する電界効果トランジスタが形成できる
ことに素子特性不良を無くする事ができる効果があり、
又、異なるタイプの電界効果トランジスタから成るいわ
ゆる相補型電界効果トランジスタの形成がＳ１基板と拡
散層とを用いてそれぞれ第１ゲートとなして製作するこ
ともできる。
部ゲートとを有する電界効果トランジスタが形成できる
ことに素子特性不良を無くする事ができる効果があり、
又、異なるタイプの電界効果トランジスタから成るいわ
ゆる相補型電界効果トランジスタの形成がＳ１基板と拡
散層とを用いてそれぞれ第１ゲートとなして製作するこ
ともできる。
第１図は本発明の一実施例を示す電界効果トランジスタ
の断面図、第２図は従来技術による電界効果トランジス
タの断面図である。 ・・・・・・・・・Ｓ１基板 １・・・・・・基板または下層の回路層、１２・・・・
・・第１ゲート 、１３・・・・・・第１ゲート酸化膜 、１４・・・・・・Ｓ１膜 、１５・・・・・・第２ゲート酸化膜 、１６・・・・・・第２ゲート 、１７・・・・・・層間絶縁膜 ＋０２・・・第１及び第２ゲート電極 ・・・・・・ソース電極 ・・・・・・ドレイン電極 第１図 以上
の断面図、第２図は従来技術による電界効果トランジス
タの断面図である。 ・・・・・・・・・Ｓ１基板 １・・・・・・基板または下層の回路層、１２・・・・
・・第１ゲート 、１３・・・・・・第１ゲート酸化膜 、１４・・・・・・Ｓ１膜 、１５・・・・・・第２ゲート酸化膜 、１６・・・・・・第２ゲート 、１７・・・・・・層間絶縁膜 ＋０２・・・第１及び第２ゲート電極 ・・・・・・ソース電極 ・・・・・・ドレイン電極 第１図 以上
Claims (1)
- Ｓｉ基板又はＳｉ基板に形成された拡散層を第１のゲー
トとなし、前記Ｓｉ基板表面にイオン打込みで形成され
た絶縁膜を介して形成された薄いＳｉ膜上に第２のゲー
トを形成して電界効果トランジスタとなした事を特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295063A JPH02140972A (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295063A JPH02140972A (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02140972A true JPH02140972A (ja) | 1990-05-30 |
Family
ID=17815837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295063A Pending JPH02140972A (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02140972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281843A (en) * | 1990-06-22 | 1994-01-25 | Kabushiki Kaisha Toshiba | Thin-film transistor, free from parasitic operation |
| WO2025204490A1 (ja) * | 2024-03-26 | 2025-10-02 | 学校法人トヨタ学園 | 相補型キャリア相互誘導半導体メモリ |
-
1988
- 1988-11-22 JP JP63295063A patent/JPH02140972A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281843A (en) * | 1990-06-22 | 1994-01-25 | Kabushiki Kaisha Toshiba | Thin-film transistor, free from parasitic operation |
| WO2025204490A1 (ja) * | 2024-03-26 | 2025-10-02 | 学校法人トヨタ学園 | 相補型キャリア相互誘導半導体メモリ |
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