JPH0770676B2 - 半導体装置 - Google Patents

半導体装置

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JPH0770676B2
JPH0770676B2 JP61230401A JP23040186A JPH0770676B2 JP H0770676 B2 JPH0770676 B2 JP H0770676B2 JP 61230401 A JP61230401 A JP 61230401A JP 23040186 A JP23040186 A JP 23040186A JP H0770676 B2 JPH0770676 B2 JP H0770676B2
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JP
Japan
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semiconductor element
lead
semiconductor
element mounting
internal lead
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JP61230401A
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JPS6384143A (ja
Inventor
正記 谷口
正之 山口
Original Assignee
松下電子工業株式会社
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

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  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体素子を搭載するリードフレームに関する
ものである。
従来の技術 従来の半導体用リードフレームの平面図および断面図を
第４図（ａ），（ｂ）に示す。半導体素子搭載部１は、
内部リード部２および外部リード部３を形成する平板に
対して同一平面に形成されている。半導体素子は、同チ
ップをかかる半導体用リードフレームに搭載し、封止用
樹脂で被覆して使用されている。
発明が解決しようとする問題点 従来の半導体用リードフレームは、半導体素子搭載部が
リード部と同一平面上に形成されているため、第４図
（ｂ）に示すように封止用樹脂５が厚くなり、パッケー
ジをフラット化する上で薄形化がむずかしいという問題
があった。また、チップ厚みの異なるものを複数半導体
素子搭載部に付設する場合ワイヤボンダーの条件出しを
変更する必要があった。
本発明はこのような問題を解決するもので、簡便な構造
の半導体用リードフレームにより、容易に封止用樹脂を
薄くすることを目的とする。
問題点を解決するための手段 上記問題点を解決するために、本発明は半導体素子搭載
部がリード部を形成する平板に対して半導体素子の厚み
を考慮して段差を設けて低くしたものである。半導体素
子の厚みに近い段差としてＬ字形の段差を形成すること
で薄形化が容易となる。
作用 半導体素子搭載部をリード部平面に対して段差を設ける
ことで半導体素子の高さだけ低くすることにより、封止
用樹脂を薄くすることができる。かつ、半導体素子とリ
ード部を最短の金属細線で配線できるとともに、条件を
一定にした組立が容易となり、厚みの異なる半導体素子
を付設してもワイヤボンダーの条件を変更する必要がな
くなった。
実施例 第１図は、半導体素子搭載部１を内部リード部２、外部
リード部３より半導体素子４の高さだけＬ字状に0.2mm
低くした半導体用リードフレームを用いた一実施例であ
る。半導体素子としてホトダイオード４を搭載し、半導
体素子とリード部をAuワイヤ６でつなぎ封止用樹脂５で
被覆してある。封止用樹脂５はエポキシ系透明樹脂を用
いている。
第２図は、ハイブリッド素子のように半導体素子搭載部
が２ヶ所ある場合の実施例であり、半導体素子の厚みに
応じた異なる段差をもつリードフレームを用いている。
かかる方法によりAuワイヤを半導体素子部からリード部
に張る場合、高さがほぼ同じになることで組立が容易と
なり、封止用樹脂の厚みも薄くできる。また、第３図の
ように半導体素子搭載部として段差を設けながら、リー
ド部に対して傾きをもたせておくと、内部での乱反射光
が作用して誤動作を起す現象の顕著に軽減される効果が
ある。
本実施例のように半導体素子搭載部をリード部に対して
段差を設けて低くすることにより、封止用樹脂の肉厚を
容易に薄くすることができる。
発明の効果 以上のように、本発明による半導体用リードフレームを
用いることで容易に封止用樹脂を薄く、かつ、組立ても
容易にでき金属細線を最短にすることができる。
【図面の簡単な説明】
第１図（ａ），（ｂ）第２図（ａ），（ｂ）および第３
図（ａ），（ｂ）は本発明の各実施例による半導体用リ
ードフレームを封止用樹脂で成型したときの平面図，断
面図、第４図（ａ），（ｂ）は従来例リードフレームを
封止用樹脂で成型したときの平面図，断面図である。 １……半導体素子搭載部、２……内部リード部、３……
外部リード部、４……半導体素子、５……封止用樹脂、
６……金属細線。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】内部リードと、前記内部リードに接続され
    た外部リードと、前記内部リードに設けた半導体素子搭
    載部と、半導体素子上面と前記内部リードとを接続する
    ワイヤと、前記半導体素子搭載部に少なくとも厚さの異
    なる２以上の半導体素子を搭載して前記半導体素子上面
    の少なくとも２以上がほぼ同一平面になる段差を有する
    前記半導体素子搭載部とを設けたことを特徴とする半導
    体装置。
  2. 【請求項２】内部リードと、前記内部リードに接続され
    た外部リードと、前記内部リードに設けた半導体素子搭
    載部と、半導体素子上面と前記内部リードとを接続する
    ワイヤと、前記半導体素子搭載部の少なくとも一つをリ
    ード部から段差を設けて下げ上方に傾け搭載した半導体
    素子上面のワイヤ接続部分が、傾けてない半導体素子搭
    載部に搭載された前記半導体素子上面とほぼ同一平面に
    なるようにしたことを特徴とする半導体装置。
JP61230401A 1986-09-29 1986-09-29 半導体装置 Expired - Lifetime JPH0770676B2 (ja)

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JPS6384143A JPS6384143A (ja) 1988-04-14
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* Cited by examiner, † Cited by third party
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JPS6384143A (ja) 1988-04-14

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