JPS6273656A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6273656A JPS6273656A JP60213069A JP21306985A JPS6273656A JP S6273656 A JPS6273656 A JP S6273656A JP 60213069 A JP60213069 A JP 60213069A JP 21306985 A JP21306985 A JP 21306985A JP S6273656 A JPS6273656 A JP S6273656A
- Authority
- JP
- Japan
- Prior art keywords
- input
- semiconductor chip
- output circuit
- output circuits
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関するもので、特に多数の入出力
回路をイｉｉＪ′るＣＭＯＳメしり等に使用されるもの
である。
回路をイｉｉＪ′るＣＭＯＳメしり等に使用されるもの
である。
〔発明の技術的′ｌ！を景とその問題点〕半導体装置で
は外部と半導体チップと接続ηるため、半導体チップ、
トの外縁部分に各信号毎の入出力回路が形成されている
が、この入出力回路はメモリ糸子等では特に多くな−）
でいる。この入出力回路は０ＭＯ３素子にあってはボン
ディングｆツイヤによってリードフレームのリード部と
接続されるボンディングパッドと、ｎヂャネル索子と、
ｐヂャネル素子とから構成される。
は外部と半導体チップと接続ηるため、半導体チップ、
トの外縁部分に各信号毎の入出力回路が形成されている
が、この入出力回路はメモリ糸子等では特に多くな−）
でいる。この入出力回路は０ＭＯ３素子にあってはボン
ディングｆツイヤによってリードフレームのリード部と
接続されるボンディングパッドと、ｎヂャネル索子と、
ｐヂャネル素子とから構成される。
第４図ないし第６図はこの入出力回路の従来例の平面図
を示している。第４図に図示された入出力回路４は、ボ
ンディングパッド１のノＩ′：Ｇ両側にｎチャネル素子
２およびｐヂトネル索子３が位置して構成されている。
を示している。第４図に図示された入出力回路４は、ボ
ンディングパッド１のノＩ′：Ｇ両側にｎチャネル素子
２およびｐヂトネル索子３が位置して構成されている。
このように両ヂャネル素子を引き離しているのは、ＣＭ
Ｏ３横Ｘｂ ｌ−形成されるｐｎｐｎのサイリスタ構造
がザージ等によりトリガされ大電流が流れることによっ
て素子破壊を招くラッチアップ現象を防ｉ二するためで
ある。
Ｏ３横Ｘｂ ｌ−形成されるｐｎｐｎのサイリスタ構造
がザージ等によりトリガされ大電流が流れることによっ
て素子破壊を招くラッチアップ現象を防ｉ二するためで
ある。
第５図はこの単体の入出力回路４を半導体チップ５に形
成した場合の平面図である。入出力回路４は゛Ｆ１体チ
ッ１５の外柱側に配され、−の入出力回路内のｎチ１Ｆ
ネル索子２（又はｐｆ−ｗネル索子３）が隣接する他の
入出力回路内のｎチャネル素子２（又はｐ ′：ｆ−１
ｐネル素子）と隣り合うように、１なわち同一導電型素
子が隣り合うように位置している。このような配置によ
る入出力回路はｎチャネル素子２とＤ ｆ１７ネル素子
３との間にボンディングパッド１が位ｎし、またＭ接入
出力回路どうしでは同一１１型素子が隣接しているため
入出力回路単体としても、又、全体としてらラッチアッ
プに強くなる。しかしこの配置では横方向に大きなスペ
ースを必要とするため、多数の入出力信号を受＋１持た
Ｖるためには半導体チップのサイズが大きくなる問題点
がある。又、第６図図示の入出力回路６はボンディング
パッド７の上側にｎチトネル木了８（又はｐ″′ｆ−Ｖ
ネル素子）がイ）′Ｉ置し、さらに、この上側にｐ天ｐ
ネルん子９（又はｎ ｙ−トネル素子）が位置したＩｆ
型の入出力回路である。
成した場合の平面図である。入出力回路４は゛Ｆ１体チ
ッ１５の外柱側に配され、−の入出力回路内のｎチ１Ｆ
ネル索子２（又はｐｆ−ｗネル索子３）が隣接する他の
入出力回路内のｎチャネル素子２（又はｐ ′：ｆ−１
ｐネル素子）と隣り合うように、１なわち同一導電型素
子が隣り合うように位置している。このような配置によ
る入出力回路はｎチャネル素子２とＤ ｆ１７ネル素子
３との間にボンディングパッド１が位ｎし、またＭ接入
出力回路どうしでは同一１１型素子が隣接しているため
入出力回路単体としても、又、全体としてらラッチアッ
プに強くなる。しかしこの配置では横方向に大きなスペ
ースを必要とするため、多数の入出力信号を受＋１持た
Ｖるためには半導体チップのサイズが大きくなる問題点
がある。又、第６図図示の入出力回路６はボンディング
パッド７の上側にｎチトネル木了８（又はｐ″′ｆ−Ｖ
ネル素子）がイ）′Ｉ置し、さらに、この上側にｐ天ｐ
ネルん子９（又はｎ ｙ−トネル素子）が位置したＩｆ
型の入出力回路である。
゛ｉ導体チップに配りる場合には、ワイヤボンディング
を容易化するために半導体チップの外縁側にボンディン
グパッド７が位置夛−るように入出力回路を形成する。
を容易化するために半導体チップの外縁側にボンディン
グパッド７が位置夛−るように入出力回路を形成する。
従って、この入出力回路の横幅はボンディングパッドの
横幅程度と小さくなるため、半導体チップの一辺あたり
数多く配列げることが可能となっている。しかしながら
、この構）告で【よｎチャネル素子８おＪ：びｐブーＶ
ネル素子９がボンディングパッドの一方側に隣接しＣ配
されるため、両チャネル素子が近接してラッチアップに
弱い問題点がある。
横幅程度と小さくなるため、半導体チップの一辺あたり
数多く配列げることが可能となっている。しかしながら
、この構）告で【よｎチャネル素子８おＪ：びｐブーＶ
ネル素子９がボンディングパッドの一方側に隣接しＣ配
されるため、両チャネル素子が近接してラッチアップに
弱い問題点がある。
（発明の目的ン
本発明は上記事情を考慮してなされたもので、入出力回
路をラッチアップに強い構造とすると共に、多数の入出
力回路の配設を可能にした半導体装置を提供することを
目的どしている。
路をラッチアップに強い構造とすると共に、多数の入出
力回路の配設を可能にした半導体装置を提供することを
目的どしている。
〔発明の概要）
上記目的を達成するため、本発明による半導体装置は、
ボンディングパッドの両側にｎチャネル素子およびｐチ
ャネル素子を配したＣＭＯ３入出力回路を形成し、この
入出力回路のうらいずれか一方の素子を半導体チップの
外縁側に、他方の素子を内方側に位置するように入出力
回路を配置するようにしたことを特徴としており、多数
の入出力回路の配設を可能にすると共にラッヂアップ耐
吊を確保している。
ボンディングパッドの両側にｎチャネル素子およびｐチ
ャネル素子を配したＣＭＯ３入出力回路を形成し、この
入出力回路のうらいずれか一方の素子を半導体チップの
外縁側に、他方の素子を内方側に位置するように入出力
回路を配置するようにしたことを特徴としており、多数
の入出力回路の配設を可能にすると共にラッヂアップ耐
吊を確保している。
以下、本発明にかかる半導体装置の実施例を添付図面を
参照して具体的に説明づる。
参照して具体的に説明づる。
第２図は本発明の一実施例の入出力回路１０の平面図、
第１図はこの入出力回路１０を半導体チップ１４に形成
した場合の平面図である。
第１図はこの入出力回路１０を半導体チップ１４に形成
した場合の平面図である。
入出力回路１０はボンディングパッド１１、ｎチャネル
素子１２およびｎチャネル素子１３からなり、ボンディ
ングパッド１１はボンディングワイヤによってリードフ
レームのインナーリードと接続されるようになっている
。これらの配列は、中央にボンディングパッド１１が位
置し、ボンディングパッド１１を挟むように上部にｎチ
ャネル素子１２が、下部にｎチャネル素子１３が位置し
ている。すなわら、２つの素子１２．１３とボンディン
グパッド１１は縦一列に配され、入出力回路の横幅はボ
ンディングパッド１１の幅と大差ない１００μｍ程度と
小さくなっている。又、ｎチャネル素子１２およびｐチ
１／ネル素子１３がボンディングパッド１１の両側に配
され、素子間に適切な距離が得られるためラッチアップ
に強い構造となっている。
素子１２およびｎチャネル素子１３からなり、ボンディ
ングパッド１１はボンディングワイヤによってリードフ
レームのインナーリードと接続されるようになっている
。これらの配列は、中央にボンディングパッド１１が位
置し、ボンディングパッド１１を挟むように上部にｎチ
ャネル素子１２が、下部にｎチャネル素子１３が位置し
ている。すなわら、２つの素子１２．１３とボンディン
グパッド１１は縦一列に配され、入出力回路の横幅はボ
ンディングパッド１１の幅と大差ない１００μｍ程度と
小さくなっている。又、ｎチャネル素子１２およびｐチ
１／ネル素子１３がボンディングパッド１１の両側に配
され、素子間に適切な距離が得られるためラッチアップ
に強い構造となっている。
このような入出力回路１０は、第１図に示すように、半
導体チップ１４の外縁側にｐ’ｆ−ｔ−ネル素子１３が
位置し、内側にｎチャネル素子１２が位置するように形
成される。、１／：ｒ：わら、索Ｔ−１２。
導体チップ１４の外縁側にｐ’ｆ−ｔ−ネル素子１３が
位置し、内側にｎチャネル素子１２が位置するように形
成される。、１／：ｒ：わら、索Ｔ−１２。
１３を結ぶ線が半導体チップの辺と直交リ−るように入
出力回路を形成する。入出力回路１０は横幅が小さいた
め、半導体チップ１０のｌｌｊ位にさ中に配置る数を増
加させることができる。従って、多数の人出ツノ回路を
形成づることができ、人出力信号の多数化に対応するこ
とｈ゛できる。
出力回路を形成する。入出力回路１０は横幅が小さいた
め、半導体チップ１０のｌｌｊ位にさ中に配置る数を増
加させることができる。従って、多数の人出ツノ回路を
形成づることができ、人出力信号の多数化に対応するこ
とｈ゛できる。
なお、実施例では、ｐチトネル素子を半導体チップの外
縁側に配したが、ｎチャネル素子を外縁側に配しても同
様な効果を得ることができる。
縁側に配したが、ｎチャネル素子を外縁側に配しても同
様な効果を得ることができる。
また、実施例では両導電型素子を結ぶ線が崖導体チップ
辺と直交するようになつ−Ｃいるが、厳密に９０″でな
くある角瓜をなすように配設してもよい。
辺と直交するようになつ−Ｃいるが、厳密に９０″でな
くある角瓜をなすように配設してもよい。
第３図は本発明の他の実施例を示づ平面図であって、第
１図の場合と類似した構成となっているが、コーナ部の
構成が責なる。すなわち、コーナ部の入出力回ＶＢｉｏ
’の構成自体は第２図に示したものと全く同じであるが
、その配設方向はｎチャネル素子およびｎチャネル素子
を結ぶ線が半導体チップの中心を向うようになっている
。このようにコーナ部の入出力回路を配設することによ
りコーナ部のスペースを有効に活用することができる。
１図の場合と類似した構成となっているが、コーナ部の
構成が責なる。すなわち、コーナ部の入出力回ＶＢｉｏ
’の構成自体は第２図に示したものと全く同じであるが
、その配設方向はｎチャネル素子およびｎチャネル素子
を結ぶ線が半導体チップの中心を向うようになっている
。このようにコーナ部の入出力回路を配設することによ
りコーナ部のスペースを有効に活用することができる。
Ｃ発明の効果〕
以上のとおり本発明によれば、ボンディングパッドの両
側に一導電型素子Ｊ５よび逆導電型素子を配して入出力
回路を構成し、この入出力回路を一方の素子を半導体チ
ップ外縁側に他方の素子を内１ノ側に配置しているため
、ラップアップに強い構造とすることができ、また、−
辺に対して多くの入出力回路を配設することができるの
で、同一面積のチップに対して多数の入出力回路を形成
することができる。
側に一導電型素子Ｊ５よび逆導電型素子を配して入出力
回路を構成し、この入出力回路を一方の素子を半導体チ
ップ外縁側に他方の素子を内１ノ側に配置しているため
、ラップアップに強い構造とすることができ、また、−
辺に対して多くの入出力回路を配設することができるの
で、同一面積のチップに対して多数の入出力回路を形成
することができる。
第１図は本発明の一実施例に係る半導体装置の入出力回
路の配列を示す平面図、第２図はその入出力回路の構成
を示ず平面図、第３３図は本発明の他の実施例を示す平
面図、第４図は従来装置の入出力回路の平面図、第５図
はその配列を示寸平面図、第６図は別の従来装置の入出
力回路の平面図である。 １．７．１１・・・ボンディングパッド、２，８゜１２
・・・ｎチャネル素子、３，９．１３・・・ｎチャネル
素子、４．６，１０．１０’・・・入出力回路、５゜１
４・・・半導体チップ。 出願人代理人 ４ｊｉ、 藤 −雄Ｑ 汽 １ 図 島２ 図 も３ 口
路の配列を示す平面図、第２図はその入出力回路の構成
を示ず平面図、第３３図は本発明の他の実施例を示す平
面図、第４図は従来装置の入出力回路の平面図、第５図
はその配列を示寸平面図、第６図は別の従来装置の入出
力回路の平面図である。 １．７．１１・・・ボンディングパッド、２，８゜１２
・・・ｎチャネル素子、３，９．１３・・・ｎチャネル
素子、４．６，１０．１０’・・・入出力回路、５゜１
４・・・半導体チップ。 出願人代理人 ４ｊｉ、 藤 −雄Ｑ 汽 １ 図 島２ 図 も３ 口
Claims (1)
- 【特許請求の範囲】 １、ボンディングパッドの両側に一導電型素子および逆
導電型素子が配された複数のＣＭＯＳ入出力回路が、そ
の一導電型素子または逆導電型素子のいずれか一方の素
子が半導体チップの外縁側に位置し、他方の素子が半導
体チップの内方側に位置するように配された半導体装置
。 ２、入出力回路の両導電型素子の中心を結ぶ線が半導体
チップの外周辺に対しほぼ９０°をなすように入出力回
路が配置された特許請求の範囲第１項記載の半導体装置
。 ３、半導体チップのコーナ部に位置する入出力回路のみ
が、両導電素子の中心を結ぶ線が半導体チップ中心を向
うように配設された特許請求の範囲第２項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213069A JPS6273656A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213069A JPS6273656A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273656A true JPS6273656A (ja) | 1987-04-04 |
Family
ID=16633021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213069A Pending JPS6273656A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273656A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137361A (ja) * | 1988-11-18 | 1990-05-25 | Toshiba Corp | 半導体集積回路装置 |
| JPH02205067A (ja) * | 1989-02-03 | 1990-08-14 | Toshiba Corp | 半導体回路 |
| JP2006100436A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-09-26 JP JP60213069A patent/JPS6273656A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137361A (ja) * | 1988-11-18 | 1990-05-25 | Toshiba Corp | 半導体集積回路装置 |
| JPH02205067A (ja) * | 1989-02-03 | 1990-08-14 | Toshiba Corp | 半導体回路 |
| JP2006100436A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Corp | 半導体装置 |
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