JPH0770723B2 - デュアルゲートｍｏｓ電界効果トランジスタ - Google Patents
デュアルゲートｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH0770723B2 JPH0770723B2 JP63291316A JP29131688A JPH0770723B2 JP H0770723 B2 JPH0770723 B2 JP H0770723B2 JP 63291316 A JP63291316 A JP 63291316A JP 29131688 A JP29131688 A JP 29131688A JP H0770723 B2 JPH0770723 B2 JP H0770723B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- conductivity type
- region
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000009977 dual effect Effects 0.000 title claims description 10
- 230000005669 field effect Effects 0.000 title claims description 8
- 239000012535 impurity Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデュアルゲートMOS電界効果トランジスタに関
し、特に低電圧動作に適したゲート構造を有するデュア
ルゲートMOS電界効果トランジスタに関する。
し、特に低電圧動作に適したゲート構造を有するデュア
ルゲートMOS電界効果トランジスタに関する。
従来、デュアルゲートMOS電界効果トランジスタ（以下
デュアルゲートMOSFETと記す）は、第１ゲート及び第２
ゲート共にゲート酸化膜厚、チャネル濃度は同一であっ
た。
デュアルゲートMOSFETと記す）は、第１ゲート及び第２
ゲート共にゲート酸化膜厚、チャネル濃度は同一であっ
た。
〔発明が解決しようとする課題〕 上述した従来のデュアルゲートMOSFETでは、第１ゲート
及び第２ゲートが両方ともデプレッションモードあるい
は両方ともエンハンスメントモードであった。
及び第２ゲートが両方ともデプレッションモードあるい
は両方ともエンハンスメントモードであった。
両方ともデプレッションモードであると、第２ゲートに
AGC電圧を印加してカットオフするときにソースに対し
負の電圧を印加する必要があり、実際にはセルフバイア
ス方式、すなわちカットオフに必要な負の電圧分を得る
ため、ソースに抵抗を入れる必要があった。このため、
ソースに入れた抵抗による電圧降下分だけ余分なドレイ
ン印加電圧を必要とし、低電圧動作化が妨げられてい
た。
AGC電圧を印加してカットオフするときにソースに対し
負の電圧を印加する必要があり、実際にはセルフバイア
ス方式、すなわちカットオフに必要な負の電圧分を得る
ため、ソースに抵抗を入れる必要があった。このため、
ソースに入れた抵抗による電圧降下分だけ余分なドレイ
ン印加電圧を必要とし、低電圧動作化が妨げられてい
た。
また、両方ともエンハンスメントモードであると、低電
圧動作は可能であるが、第１ゲートが常にカットオフ状
態であり、導通させるために正にバイアスする必要があ
った。また、動作点がカットオフに近いため、シャープ
カットオフになり、線形性が損われ、歪の増加をもたら
すという問題があった。
圧動作は可能であるが、第１ゲートが常にカットオフ状
態であり、導通させるために正にバイアスする必要があ
った。また、動作点がカットオフに近いため、シャープ
カットオフになり、線形性が損われ、歪の増加をもたら
すという問題があった。
本発明の特徴は、第１導電型の半導体記板の主面に形成
された第２導電型のソース領域、第２導電型のアイラン
ド領域および第２導電型のドレイン領域を具備し、前記
ソース領域と前記アイランド領域間に第１ゲート絶縁
膜、第１ゲートチャネル領域および第１ゲート電極を有
する第１ゲートが構成され、前記ドレイン領域と前記ア
イランド領域間に第２ゲート絶縁膜、第２ゲートチャネ
ル領域および第２ゲート電極を有する第２ゲートが構成
されたデュアルゲートMOS電界効果トランジスタにおい
て、前記第２ゲートはエンハンスメントモードであり、
前記第１ゲート絶縁膜が前記第２ゲート絶縁膜より厚い
膜厚で、かつ前記第１ゲートチャネル領域の第１導電型
の不純物濃度が前記第２ゲートチャネル領域の第１導電
型の不純物濃度より低くすることにより、前記第１ゲー
トがリモートカットオフ特性のデプレッションモードで
あるデュアルゲートMOS電界効果トランジスタにある。
された第２導電型のソース領域、第２導電型のアイラン
ド領域および第２導電型のドレイン領域を具備し、前記
ソース領域と前記アイランド領域間に第１ゲート絶縁
膜、第１ゲートチャネル領域および第１ゲート電極を有
する第１ゲートが構成され、前記ドレイン領域と前記ア
イランド領域間に第２ゲート絶縁膜、第２ゲートチャネ
ル領域および第２ゲート電極を有する第２ゲートが構成
されたデュアルゲートMOS電界効果トランジスタにおい
て、前記第２ゲートはエンハンスメントモードであり、
前記第１ゲート絶縁膜が前記第２ゲート絶縁膜より厚い
膜厚で、かつ前記第１ゲートチャネル領域の第１導電型
の不純物濃度が前記第２ゲートチャネル領域の第１導電
型の不純物濃度より低くすることにより、前記第１ゲー
トがリモートカットオフ特性のデプレッションモードで
あるデュアルゲートMOS電界効果トランジスタにある。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す断面図である。
１は比抵抗10Ω・cmのＰ型シリコン基板、2,4及び６は
Ｎ型高濃度（N+）拡散層であり、それぞれソース，アイ
ランド，ドレイン領域となっている。３及び５はチャネ
ル領域で、それぞれ第１ゲート，第２ゲートのチャネル
領域である。この実施例では、第１ゲート側をホウ素を
ドーズ量２×1011cm-2、加速エネルギー25keVでイオン
注入し、第２ゲート側をホウ素をドーズ量４×1011c
m-2、加速エネルギー25keVでイオン注入して形成する。
また、12,14はそれぞれ第１ゲート酸化膜，第２ゲート
酸化膜であり、第１ゲート酸化膜12の厚さは、70nm、第
２ゲート酸化膜の厚さは49nmである。第２図（ａ），
（ｂ）は本発明の一実施例のVGS−ID特性図であり、
（ａ）図は第１ゲート側、（ｂ）図は第２ゲート側の特
性を示す。第２図に示されるように、第１ゲート側のFE
T特性はリモートカットオフ特性をもち、デプレッショ
ンモードとなり、第２ゲート側のFET特性はエンハンス
メント型となる。さらに、第２ゲート側のゲート酸化膜
厚を薄くしてあるので第２ゲート側の相互コンダクタン
スが高くなり、AGC特性も良好となる。
Ｎ型高濃度（N+）拡散層であり、それぞれソース，アイ
ランド，ドレイン領域となっている。３及び５はチャネ
ル領域で、それぞれ第１ゲート，第２ゲートのチャネル
領域である。この実施例では、第１ゲート側をホウ素を
ドーズ量２×1011cm-2、加速エネルギー25keVでイオン
注入し、第２ゲート側をホウ素をドーズ量４×1011c
m-2、加速エネルギー25keVでイオン注入して形成する。
また、12,14はそれぞれ第１ゲート酸化膜，第２ゲート
酸化膜であり、第１ゲート酸化膜12の厚さは、70nm、第
２ゲート酸化膜の厚さは49nmである。第２図（ａ），
（ｂ）は本発明の一実施例のVGS−ID特性図であり、
（ａ）図は第１ゲート側、（ｂ）図は第２ゲート側の特
性を示す。第２図に示されるように、第１ゲート側のFE
T特性はリモートカットオフ特性をもち、デプレッショ
ンモードとなり、第２ゲート側のFET特性はエンハンス
メント型となる。さらに、第２ゲート側のゲート酸化膜
厚を薄くしてあるので第２ゲート側の相互コンダクタン
スが高くなり、AGC特性も良好となる。
以上説明したように、本発明は、第１ゲート側をリモー
トカットオフデプレッションモード、第２ゲート側をエ
ンハンスメントモードにすることにより、第２ゲートの
セルフバイアス用ソース抵抗が不要となり、低電圧動作
が可能となり、また第１ゲートがノーマリーオンとなり
リモートカットオフ特性をもつことから歪特性の良いデ
ュアルゲートMOSFETが得られるという効果がある。
トカットオフデプレッションモード、第２ゲート側をエ
ンハンスメントモードにすることにより、第２ゲートの
セルフバイアス用ソース抵抗が不要となり、低電圧動作
が可能となり、また第１ゲートがノーマリーオンとなり
リモートカットオフ特性をもつことから歪特性の良いデ
ュアルゲートMOSFETが得られるという効果がある。
第１図は本発明の一実施例を示す断面図、第２図
（ａ），（ｂ）は本発明の一実施例のVGS−IDを示す特
性図である。 １……Ｐ型シリコン基板、２……N+ソース領域、３……
第１ゲートチャネル領域、４……N+アイランド領域、５
……第２ゲートチャネル領域、11……ソース電極、12…
…第１ゲート酸化膜、13……第１ゲート電極、14……第
２ゲート酸化膜、15……第２ゲート電極、16……ドレイ
ン電極。
（ａ），（ｂ）は本発明の一実施例のVGS−IDを示す特
性図である。 １……Ｐ型シリコン基板、２……N+ソース領域、３……
第１ゲートチャネル領域、４……N+アイランド領域、５
……第２ゲートチャネル領域、11……ソース電極、12…
…第１ゲート酸化膜、13……第１ゲート電極、14……第
２ゲート酸化膜、15……第２ゲート電極、16……ドレイ
ン電極。
Claims (1)
- 【請求項１】第１導電型の半導体基板の主面に形成され
た第２導電型のソース領域、第２導電型のアイランド領
域および第２導電型のドレイン領域を具備し、 前記ソース領域と前記アイランド領域間に第１ゲート絶
縁膜、第１ゲートチャネル領域および第１ゲート電極を
有する第１ゲートが構成され、 前記ドレイン領域と前記アイランド領域間に第２ゲート
絶縁膜、第２ゲートチャネル領域および第２ゲート電極
を有する第２ゲートが構成されたデュアルゲートMOS電
界効果トランジスタにおいて、 前記第２ゲートはエンハンスメントモードであり、 前記第１ゲート絶縁膜が前記第２ゲート絶縁膜より厚い
膜厚で、かつ前記第１ゲートチャネル領域の第１導電型
の不純物濃度が前記第２ゲートチャネル領域の第１導電
型の不純物濃度より低くすることにより、前記第１ゲー
トがリモートカットオフ特性のデプレッションモードで
あることを特徴とするデュアルゲートMOS電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291316A JPH0770723B2 (ja) | 1988-11-17 | 1988-11-17 | デュアルゲートｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291316A JPH0770723B2 (ja) | 1988-11-17 | 1988-11-17 | デュアルゲートｍｏｓ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137270A JPH02137270A (ja) | 1990-05-25 |
| JPH0770723B2 true JPH0770723B2 (ja) | 1995-07-31 |
Family
ID=17767325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291316A Expired - Lifetime JPH0770723B2 (ja) | 1988-11-17 | 1988-11-17 | デュアルゲートｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770723B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253541A (ja) * | 2003-02-19 | 2004-09-09 | Ricoh Co Ltd | 半導体装置 |
| JP7101090B2 (ja) * | 2018-09-12 | 2022-07-14 | 株式会社東芝 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127074A (en) * | 1974-08-20 | 1976-03-06 | Matsushita Electronics Corp | Zetsuengeetogatadenkaikokahandotaisochino seizohoho |
| JPS567479A (en) * | 1979-06-29 | 1981-01-26 | Toshiba Corp | Field-effect type semiconductor device |
-
1988
- 1988-11-17 JP JP63291316A patent/JPH0770723B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02137270A (ja) | 1990-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2991753B2 (ja) | 半導体装置及びその製造方法 | |
| JPS59193066A (ja) | Ｍｏｓ型半導体装置 | |
| JPH0770717B2 (ja) | 半導体装置 | |
| JPH0555560A (ja) | 半導体装置 | |
| JPH0770723B2 (ja) | デュアルゲートｍｏｓ電界効果トランジスタ | |
| JP2727590B2 (ja) | Ｍｉｓ型半導体装置 | |
| JP3413039B2 (ja) | 半導体装置 | |
| JPH0346980B2 (ja) | ||
| JPH0575041A (ja) | Ｃｍｏｓ半導体装置 | |
| JP2668713B2 (ja) | 高耐圧半導体装置 | |
| JPH08222729A (ja) | 半導体装置及びその製造方法 | |
| JP3376209B2 (ja) | 半導体装置とその製造方法 | |
| JPH0234938A (ja) | 半導体装置 | |
| JPH0745973Y2 (ja) | ホール素子装置 | |
| JPS6258681A (ja) | 絶縁ゲ−ト半導体装置とその製造法 | |
| JP2968640B2 (ja) | 半導体装置 | |
| JPS6364909B2 (ja) | ||
| JPH0661501A (ja) | 電界効果型半導体装置 | |
| JPH02174236A (ja) | 半導体装置の製造方法 | |
| JPS61222176A (ja) | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPS62159468A (ja) | 半導体装置 | |
| JPH03204968A (ja) | 半導体装置の製造方法 | |
| JPH0923012A (ja) | 半導体装置およびその製造方法 | |
| JPH0766398A (ja) | 高耐圧半導体装置 | |
| JPS6222464B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070731 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 14 |