JPH02106959A - 半導体メモリーの製造方法 - Google Patents
半導体メモリーの製造方法Info
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- JPH02106959A JPH02106959A JP63260833A JP26083388A JPH02106959A JP H02106959 A JPH02106959 A JP H02106959A JP 63260833 A JP63260833 A JP 63260833A JP 26083388 A JP26083388 A JP 26083388A JP H02106959 A JPH02106959 A JP H02106959A
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- film
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- silicon nitride
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリーのメモリーセルの製造方法に
関するものである。
関するものである。
従来の技術
近年、半導体産業の急速な発展に伴い、半導体メモリー
に対し、高集積化、大容量化が要求されている。その為
特に半導体メモリーの主要素であるメモリーセルの高密
度化が必須となる。一方、大容量化の而では、電荷蓄積
部の絶縁膜の薄膜化。
に対し、高集積化、大容量化が要求されている。その為
特に半導体メモリーの主要素であるメモリーセルの高密
度化が必須となる。一方、大容量化の而では、電荷蓄積
部の絶縁膜の薄膜化。
大面積化が必要である。さらに、これらに伴い品質確保
、つまり、信頼性向上による品質の確保が要求されてい
る。その為、従来のシリコン酸化膜単層で構成されてい
た電荷蓄積部の絶縁膜にかえてシリコン窒化膜とその上
部を酸化して形成される酸化膜とからなる２層構造膜（
以下０／Ｎ膜と略す）がそれらの要求を満足するものと
して提案されている。
、つまり、信頼性向上による品質の確保が要求されてい
る。その為、従来のシリコン酸化膜単層で構成されてい
た電荷蓄積部の絶縁膜にかえてシリコン窒化膜とその上
部を酸化して形成される酸化膜とからなる２層構造膜（
以下０／Ｎ膜と略す）がそれらの要求を満足するものと
して提案されている。
以下に半導体メモリーのメモリーセルの電荷蓄積部（以
下メモリーセルキャパシタと略す）の絶縁膜としてＯ／
Ｎ膜を利用した場合の製造方法を述べる。
下メモリーセルキャパシタと略す）の絶縁膜としてＯ／
Ｎ膜を利用した場合の製造方法を述べる。
まず、シリコン基板に素子分離絶縁膜を形成した後、第
１の導電層を形成し、さらにフォトリソグラフィー技術
とドライエツチング技術によりパターン形成を行なう。
１の導電層を形成し、さらにフォトリソグラフィー技術
とドライエツチング技術によりパターン形成を行なう。
次に第１の導電層上にシリコン窒化膜を形成し、これを
９００ ’Ｃ前後の酸素ガス雰囲気中で酸化してＯ／Ｎ
膜を形成する。更にその上に第２の導電層を形成しメモ
リーセルキャパンタを形成する。
９００ ’Ｃ前後の酸素ガス雰囲気中で酸化してＯ／Ｎ
膜を形成する。更にその上に第２の導電層を形成しメモ
リーセルキャパンタを形成する。
発明が解決しようとする課題
しかしながら、上記従来の方法では半導体メモリーのメ
モリーセルの高密度化に伴ってメモリーセルキャパシタ
の絶縁膜、すなわち、Ｏ／Ｎ膜に課せられる薄膜化、大
面積化を実現するだめの良質な膜、高信頼性の膜を確保
することが困難であった。
モリーセルの高密度化に伴ってメモリーセルキャパシタ
の絶縁膜、すなわち、Ｏ／Ｎ膜に課せられる薄膜化、大
面積化を実現するだめの良質な膜、高信頼性の膜を確保
することが困難であった。
本発明は上記従来の問題点を解決するもので、半導体メ
モリーのメモリーセルキャパシタにおける絶縁ｌ模の信
頼性を向上させ、より高集積化された大容量の半導体メ
モリーの製造方法を提供することを目的とする。
モリーのメモリーセルキャパシタにおける絶縁ｌ模の信
頼性を向上させ、より高集積化された大容量の半導体メ
モリーの製造方法を提供することを目的とする。
課題を解決するだめの手段
この目的を達成する為に、本発明の半導体メモノーの製
造方法は、メモリーセルキャパシタの０／Ｎｐ形成時に
、シリコン窒化膜をトリクロロ系ガスを含む酸素ガス雰
囲気で酸化することを特徴としている。
造方法は、メモリーセルキャパシタの０／Ｎｐ形成時に
、シリコン窒化膜をトリクロロ系ガスを含む酸素ガス雰
囲気で酸化することを特徴としている。
作用
この方法によれば、シリコン窒化膜の酸化時にトリクロ
ロ系ガスと酸素との反応によシ、塩素ガスと水蒸気が発
生し、酸化速度の増大および塩素ガスによるナトリウム
や重金属等の正イオンのゲッター効果等が奏され、２層
膜の膜質の向上（絶縁耐圧向上、寿命向上環）が確保で
きる。すなわち、メモリーセルキャパシタの絶縁膜であ
るＯ／Ｎ膜の高信頼性が確保できる。
ロ系ガスと酸素との反応によシ、塩素ガスと水蒸気が発
生し、酸化速度の増大および塩素ガスによるナトリウム
や重金属等の正イオンのゲッター効果等が奏され、２層
膜の膜質の向上（絶縁耐圧向上、寿命向上環）が確保で
きる。すなわち、メモリーセルキャパシタの絶縁膜であ
るＯ／Ｎ膜の高信頼性が確保できる。
実施例
第１図は本発明の半導体メモリーの製造方法の一実施例
を示すものであり、ダイナミックランダムアクセスメモ
リー（以下ＤＲＡＭと略す）のうちメモリーセルキャパ
シタをスタック型としている場合を示す。
を示すものであり、ダイナミックランダムアクセスメモ
リー（以下ＤＲＡＭと略す）のうちメモリーセルキャパ
シタをスタック型としている場合を示す。
図において、１はシリコン基板、２は素子分離絶縁膜、
３は第１の導電膜、４はシリコン窒化膜、６はシリコン
酸化膜、６はシリコン窒化膜４とシリコン酸化膜５とか
らなるＯ／Ｎ膜、７は第２の導電膜である。
３は第１の導電膜、４はシリコン窒化膜、６はシリコン
酸化膜、６はシリコン窒化膜４とシリコン酸化膜５とか
らなるＯ／Ｎ膜、７は第２の導電膜である。
以下に本実施例の半導体メモリーの製造方法を工程順に
説明する。
説明する。
まず、シリコン基板１上に素子分離絶縁膜２を形成する
（第１図（ａ））。次に、第１の導電層３を形成し、フ
ォトリソグラフィー技術とドライエツチング技術により
パターン形成をする（第１図（ｂ））。
（第１図（ａ））。次に、第１の導電層３を形成し、フ
ォトリソグラフィー技術とドライエツチング技術により
パターン形成をする（第１図（ｂ））。
そして、第１の導電層３の上にシリコン窒化膜４を形成
し、次にシリコン窒化膜４の上部をトリクロロ系ガスと
してトリクロロエタンを対酸素流量比０．９５〜２．０
０％含む酸素ガス雰囲気中で酸化し、シリコン酸化膜６
を形成し、Ｏ／Ｎ膜６とする（第１図（Ｃ））。最後に
第２の導電層７をＯ／ＮＨｅの上に形成し、メモリーセ
ルキャパシタを形成する（第１図（ｄ））。
し、次にシリコン窒化膜４の上部をトリクロロ系ガスと
してトリクロロエタンを対酸素流量比０．９５〜２．０
０％含む酸素ガス雰囲気中で酸化し、シリコン酸化膜６
を形成し、Ｏ／Ｎ膜６とする（第１図（Ｃ））。最後に
第２の導電層７をＯ／ＮＨｅの上に形成し、メモリーセ
ルキャパシタを形成する（第１図（ｄ））。
以上のように本実施例によれば、半導体メモリーのメモ
リーセルキャパシタ形成において、トリクロロエタンを
含む酸素雰囲気中でＯ／Ｎ膜６を形成させるとトリクロ
ロエタンが酸素と反応し、塩素ガスと水蒸気を発生し、
酸化速度が速くなり、また、塩素ガスによるナトリウム
や重金属等の正イオンのゲッター効果等により、０／Ｎ
膜６の信頼性を向上させることができ、高集積化された
、大容量の半導体メモリーを実現できる。また、トリク
ロロエタンは取扱い上安全であるという効果がある。尚
、上記製造方法は本発明の一実施例であり、スタック型
メモリーセルをもつＤＲＡＭに限らすトレンチ型や他の
半導体メモリーにも適用可能である。また、絶縁膜はＯ
／Ｎ膜に限定されるものでなく、０７Ｎ／Ｄ膜等の更に
多層化した膜であってもかまわない。
リーセルキャパシタ形成において、トリクロロエタンを
含む酸素雰囲気中でＯ／Ｎ膜６を形成させるとトリクロ
ロエタンが酸素と反応し、塩素ガスと水蒸気を発生し、
酸化速度が速くなり、また、塩素ガスによるナトリウム
や重金属等の正イオンのゲッター効果等により、０／Ｎ
膜６の信頼性を向上させることができ、高集積化された
、大容量の半導体メモリーを実現できる。また、トリク
ロロエタンは取扱い上安全であるという効果がある。尚
、上記製造方法は本発明の一実施例であり、スタック型
メモリーセルをもつＤＲＡＭに限らすトレンチ型や他の
半導体メモリーにも適用可能である。また、絶縁膜はＯ
／Ｎ膜に限定されるものでなく、０７Ｎ／Ｄ膜等の更に
多層化した膜であってもかまわない。
また、Ｏ／Ｎ膜６の形成条件（トリクロロエタンの対酸
素流量比や温度、時間等）や第１および第２の導電層３
．７も特に限定されるものではない０ 発明の効果 以上のように、本発明の半導体メモリーの製造方法によ
ればトリクロロエタンを含む酸素雰囲気中で信頼性の高
いＯ／Ｎ膜を形成し、このＯ／Ｎ膜を使用してメモリー
セルキャパシタを形成することにより、高集積化された
大容量の半導体メモリーを提供できる。
素流量比や温度、時間等）や第１および第２の導電層３
．７も特に限定されるものではない０ 発明の効果 以上のように、本発明の半導体メモリーの製造方法によ
ればトリクロロエタンを含む酸素雰囲気中で信頼性の高
いＯ／Ｎ膜を形成し、このＯ／Ｎ膜を使用してメモリー
セルキャパシタを形成することにより、高集積化された
大容量の半導体メモリーを提供できる。
第１図は本発明の一実施例における半導体メモリーの製
造方法を示す工程図である。 １・・・・・・シリコン基板、２・・・・・・素子分離
絶縁膜、３・・・・・・第１の導電層、４・・・・・・
シリコン窒化膜、５・・・・・・シリコン酸化膜、８・
・・・・・Ｏ／Ｎ膜、７・・・・・・第２の導電層。 代理人の氏名 弁理士 粟 野 重 孝 ＃１か１名ｔ
−−−ｏノへム４（
造方法を示す工程図である。 １・・・・・・シリコン基板、２・・・・・・素子分離
絶縁膜、３・・・・・・第１の導電層、４・・・・・・
シリコン窒化膜、５・・・・・・シリコン酸化膜、８・
・・・・・Ｏ／Ｎ膜、７・・・・・・第２の導電層。 代理人の氏名 弁理士 粟 野 重 孝 ＃１か１名ｔ
−−−ｏノへム４（
Claims (1)
- シリコン基板上のメモリーセル形成部に第１の導電層を
形成する工程と、前記第１の導電層上にシリコン窒化膜
を形成する工程と、前記シリコン窒化膜の表面層をトリ
クロロ系ガスを含む酸素ガス雰囲気で酸化する工程と、
同工程で形成した酸化膜上に第２の導電層を形成する工
程を有することを特徴とする半導体メモリーの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260833A JPH02106959A (ja) | 1988-10-17 | 1988-10-17 | 半導体メモリーの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260833A JPH02106959A (ja) | 1988-10-17 | 1988-10-17 | 半導体メモリーの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106959A true JPH02106959A (ja) | 1990-04-19 |
Family
ID=17353391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63260833A Pending JPH02106959A (ja) | 1988-10-17 | 1988-10-17 | 半導体メモリーの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250456A (en) * | 1991-09-13 | 1993-10-05 | Sgs-Thomson Microelectronics, Inc. | Method of forming an integrated circuit capacitor dielectric and a capacitor formed thereby |
| JP2005045012A (ja) * | 2003-07-22 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-10-17 JP JP63260833A patent/JPH02106959A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250456A (en) * | 1991-09-13 | 1993-10-05 | Sgs-Thomson Microelectronics, Inc. | Method of forming an integrated circuit capacitor dielectric and a capacitor formed thereby |
| JP2005045012A (ja) * | 2003-07-22 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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