JPH0770945B2 - 容量回路 - Google Patents
容量回路Info
- Publication number
- JPH0770945B2 JPH0770945B2 JP62252869A JP25286987A JPH0770945B2 JP H0770945 B2 JPH0770945 B2 JP H0770945B2 JP 62252869 A JP62252869 A JP 62252869A JP 25286987 A JP25286987 A JP 25286987A JP H0770945 B2 JPH0770945 B2 JP H0770945B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal pair
- gyrator
- capacitance
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003321 amplification Effects 0.000 claims description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 12
- 239000012212 insulator Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は容量の静電容量値の増倍が可能な回路構成に関
するものである。
するものである。
従来の技術 従来、容量は絶縁物を介して絶縁物の両端面に誘起され
る電荷Ｑと電位差Ｖの間に、静電容量定数Ｃとして、 Ｑ＝CV の関係が成立することを利用していた。ここで Ｑ＝∫idt i;電流 t;時間 の関係が成立することから ∫idt＝CV が成立し、両辺を時間ｔで微分したところの がよく知られている。ここで特にＶ＝V0ejwt（ただし、
V0は定数）の関係が与えられると、 からｉ＝jwCVの関係が与えられる。
る電荷Ｑと電位差Ｖの間に、静電容量定数Ｃとして、 Ｑ＝CV の関係が成立することを利用していた。ここで Ｑ＝∫idt i;電流 t;時間 の関係が成立することから ∫idt＝CV が成立し、両辺を時間ｔで微分したところの がよく知られている。ここで特にＶ＝V0ejwt（ただし、
V0は定数）の関係が与えられると、 からｉ＝jwCVの関係が与えられる。
静電容量定数Ｃは絶縁物の材質，形状によって決定され
ていて、物理的な変化を材質，形状に与えることによっ
て変えられるのみであった。
ていて、物理的な変化を材質，形状に与えることによっ
て変えられるのみであった。
発明が解決しようとする問題点 静電容量定数Ｃは、 で与えられる。
半導体集積回路の場合、利用される絶縁物は酸化シリコ
ン膜，窒化シリコン膜等の誘電体、あるいは、半導体PN
接合部の空乏層などである。これらの絶縁物の誘電率は
せいぜい3.5から7.5程度である。静電容量定数Ｃは面積
Ｓと厚さｌの比を変えることによって所定の値のものが
得られるが、面積Ｓはシリコンチップの面積の範囲を越
えることができず、一方、絶縁物の厚さｌは静電破壊レ
ベルで、問題のない程度までにしか厚さを減じることが
できない。このため、容量の値はある限られた範囲内で
しか構成できなかった。
ン膜，窒化シリコン膜等の誘電体、あるいは、半導体PN
接合部の空乏層などである。これらの絶縁物の誘電率は
せいぜい3.5から7.5程度である。静電容量定数Ｃは面積
Ｓと厚さｌの比を変えることによって所定の値のものが
得られるが、面積Ｓはシリコンチップの面積の範囲を越
えることができず、一方、絶縁物の厚さｌは静電破壊レ
ベルで、問題のない程度までにしか厚さを減じることが
できない。このため、容量の値はある限られた範囲内で
しか構成できなかった。
本発明は、静電容量値を等価的に倍増することが可能な
容量回路を提供するものである。
容量回路を提供するものである。
問題点を解決するための手段 本発明は、入力端子対と出力端子対とを有した２個のジ
ャイレータ回路（5,6）を縦続に接続し、後段のジャイ
レータ回路（６）の出力端子対（４、４′）の間に容量
素子（９）を接続する電子回路において、前段のジャイ
レータ回路（５）の電流増幅率積（g1g2）と前記後段の
ジャイレータ回路（６）の電流増幅率積（g3g4）とを異
ならせ、前記前段のジャイレータ回路の入力端子対（1,
1′）に入力信号を与えることを特徴とする容量回路で
ある。
ャイレータ回路（5,6）を縦続に接続し、後段のジャイ
レータ回路（６）の出力端子対（４、４′）の間に容量
素子（９）を接続する電子回路において、前段のジャイ
レータ回路（５）の電流増幅率積（g1g2）と前記後段の
ジャイレータ回路（６）の電流増幅率積（g3g4）とを異
ならせ、前記前段のジャイレータ回路の入力端子対（1,
1′）に入力信号を与えることを特徴とする容量回路で
ある。
作用 本発明によると、ジャイレータ回路を偶数多段に結合す
ることによって、前段の電流増幅率積（g1g2）と後段の
電流増幅率積（g3g4）との比と、容量素子（９）の容量
値Coとの積で、入力端子対（１−１′）間の等価的な容
量値Ｃが任意に決定され、前段ジャイレータ回路の入力
端子（１−１′）間を等価的な容量として用いることが
できる。
ることによって、前段の電流増幅率積（g1g2）と後段の
電流増幅率積（g3g4）との比と、容量素子（９）の容量
値Coとの積で、入力端子対（１−１′）間の等価的な容
量値Ｃが任意に決定され、前段ジャイレータ回路の入力
端子（１−１′）間を等価的な容量として用いることが
できる。
実施例 第１図は本発明の実施例等価回路図である。この容量回
路は、入力端子対１−１′と出力端子対２−２′とをも
つ第１のジャイレータ回路５および入力端子対３−３′
と出力端子対４−４′とをもつ第２のジャイレータ回路
６とを、２段に直結し、第２のジャイレータ回路の端子
対４−４′に静電容量値C0をもつ容量素子９を接続した
ものである。これによって中間の端子対３−３′間にイ
ンダクタンス特性が与えられることが知られている。こ
の時のV3とi3との関係は容量９および同ジャイレータ回
路６内の電流増幅率g3,g4によって与えられる。
路は、入力端子対１−１′と出力端子対２−２′とをも
つ第１のジャイレータ回路５および入力端子対３−３′
と出力端子対４−４′とをもつ第２のジャイレータ回路
６とを、２段に直結し、第２のジャイレータ回路の端子
対４−４′に静電容量値C0をもつ容量素子９を接続した
ものである。これによって中間の端子対３−３′間にイ
ンダクタンス特性が与えられることが知られている。こ
の時のV3とi3との関係は容量９および同ジャイレータ回
路６内の電流増幅率g3,g4によって与えられる。
また、第１のジャイレータ回路５の出力端子対２−２′
にインダクタンス特性を与える時、その入力端子対１−
１′間には容量特性が与えられる。この時のV1とi1の関
係はその出力端子対２−２′間に与えられるインダクタ
ンス定数と同ジャイレータ回路５内の電流増幅率g1,g2
とによって与えられる。
にインダクタンス特性を与える時、その入力端子対１−
１′間には容量特性が与えられる。この時のV1とi1の関
係はその出力端子対２−２′間に与えられるインダクタ
ンス定数と同ジャイレータ回路５内の電流増幅率g1,g2
とによって与えられる。
第１のジャイレータ回路５の出力端子対２−２′間に与
えるインダクタンス特性は第２のジャイレータ回路６の
入力端子対３−３′を第１のジャイレータ回路５の出力
端子対２−２′に接続することによって与えられる。イ
ンダクタンス定数を決定するg3,g4と容量定数を決定す
るg1,g2の値を設定することによって第２のジャイレー
タ回路６の出力端子対４−４′間の容量定数C0を第１の
ジャイレータ回路５の入力端子対１−１′間の容量定数
に任意の値で設定することができる。
えるインダクタンス特性は第２のジャイレータ回路６の
入力端子対３−３′を第１のジャイレータ回路５の出力
端子対２−２′に接続することによって与えられる。イ
ンダクタンス定数を決定するg3,g4と容量定数を決定す
るg1,g2の値を設定することによって第２のジャイレー
タ回路６の出力端子対４−４′間の容量定数C0を第１の
ジャイレータ回路５の入力端子対１−１′間の容量定数
に任意の値で設定することができる。
第１のジャイレータ回路５の入力端子対１−１′間の電
圧V1と端子１に流れ込む電流i1および同回路５の出力端
子対２−２′間の電圧V2と端子２から流れ出る電流i2と
の間には g1V1＝−i2 …… g2V2＝−i1 …… ここでg1は各Q1,Q2のエミッタ抵抗reと抵抗R1との和の
逆数で与えられ、 （Q1,Q2エミッタの直流電流値が等しい時） である。同様にg2は各Q3,Q4のエミッタ抵抗reと抵抗R2
との和の逆数、 （Q3,Q4エミッタの直流電流値が等しい時） で与えられる。
圧V1と端子１に流れ込む電流i1および同回路５の出力端
子対２−２′間の電圧V2と端子２から流れ出る電流i2と
の間には g1V1＝−i2 …… g2V2＝−i1 …… ここでg1は各Q1,Q2のエミッタ抵抗reと抵抗R1との和の
逆数で与えられ、 （Q1,Q2エミッタの直流電流値が等しい時） である。同様にg2は各Q3,Q4のエミッタ抵抗reと抵抗R2
との和の逆数、 （Q3,Q4エミッタの直流電流値が等しい時） で与えられる。
第２のジャイレータ回路の６の入力端子対３−３′間の
電圧V3と端子３に流れ込む電流i3,同じく出力端子対４
−４′間の電圧V4と端子４から流れ出る電流i4との間に
は、 g3V3＝−i4 …… g4V4＝−i3 …… ここで、g3,g4は第１のジャイレータ回路５の場合と同
様に の関係がある。
電圧V3と端子３に流れ込む電流i3,同じく出力端子対４
−４′間の電圧V4と端子４から流れ出る電流i4との間に
は、 g3V3＝−i4 …… g4V4＝−i3 …… ここで、g3,g4は第１のジャイレータ回路５の場合と同
様に の関係がある。
また、容量９の両端の電圧V4と流れ込む電流i4の関係は i4＝jwC0V4 …… である。
さらに端子対２−２′と端子対３−３′とを接続するこ
とによって、 V2＝V3 …… i2＝i3 …… になるので、式と式から g3V3＝−jwC0V4 …… 式と式から さらに、，と式から の関係が成り立つ。
とによって、 V2＝V3 …… i2＝i3 …… になるので、式と式から g3V3＝−jwC0V4 …… 式と式から さらに、，と式から の関係が成り立つ。
と，式から、i1V1の関係を求めると、 さらに式から 式から第１と第２との両ジャイレータ回路の電流増幅
率によって等価容量Ｃの値が決まり、したがって、式
によって、R1,R2,R3,R4とreの具体的定数で決定されう
ることがわかる。reはエミッタを流れる電流Ｉとすると で与えられる ここでk;ボルツマン定数 T;絶縁温度 q;1電子の電荷量 特に室温においては、 で与えられる 第１図の本発明の実施例回路は、要するに、第１のジャ
イレータ回路５はNPNトランジスタQ1,Q2,Q3,Q4とR1,R2
で基本的に構成される。一方、第２のジャイレータ回路
６はNPNトランジスタQ5,Q6,Q7,Q8とR3,R4で基本的に構
成される。
率によって等価容量Ｃの値が決まり、したがって、式
によって、R1,R2,R3,R4とreの具体的定数で決定されう
ることがわかる。reはエミッタを流れる電流Ｉとすると で与えられる ここでk;ボルツマン定数 T;絶縁温度 q;1電子の電荷量 特に室温においては、 で与えられる 第１図の本発明の実施例回路は、要するに、第１のジャ
イレータ回路５はNPNトランジスタQ1,Q2,Q3,Q4とR1,R2
で基本的に構成される。一方、第２のジャイレータ回路
６はNPNトランジスタQ5,Q6,Q7,Q8とR3,R4で基本的に構
成される。
第１のジャイレータ回路５の端子対２−２′と第２のジ
ャイレータ回路６の端子対３−３′が接続される。第２
のジャイレータ回路６の端子対４−４′には基となる容
量９が接続される。そして、第１のジャイレータ回路の
端子対１−１′の電圧V1と流れる電流i1の間に容量特性
を得る。
ャイレータ回路６の端子対３−３′が接続される。第２
のジャイレータ回路６の端子対４−４′には基となる容
量９が接続される。そして、第１のジャイレータ回路の
端子対１−１′の電圧V1と流れる電流i1の間に容量特性
を得る。
第２図は具体的な回路例である。各NPNトランジスタQ1
〜Q8には、電源ラインから各コレクタにIPなる直流電流
が直流電流源11によって印加され、各エミッタから接地
間にInなる直流電流が直流電流源Inによって与えられ
る。通常、各電流源IPと各電流源Inは等しい値に設定さ
れる。トランジスタQ2ベースとそれに連なるライン，ト
ランジスタQ8のベースとそれに連なるラインは直流電圧
源８に接続される。端子対４−４′には容量９が接続さ
れる。
〜Q8には、電源ラインから各コレクタにIPなる直流電流
が直流電流源11によって印加され、各エミッタから接地
間にInなる直流電流が直流電流源Inによって与えられ
る。通常、各電流源IPと各電流源Inは等しい値に設定さ
れる。トランジスタQ2ベースとそれに連なるライン，ト
ランジスタQ8のベースとそれに連なるラインは直流電圧
源８に接続される。端子対４−４′には容量９が接続さ
れる。
第３図は容量９のかわりに容量特性回路10を端子対４−
４′間に接続し、同時にトランジスタQ4とQ6のベースを
直流電圧源８に接続した回路例を示す。
４′間に接続し、同時にトランジスタQ4とQ6のベースを
直流電圧源８に接続した回路例を示す。
なお、本実施例では、ジャイレータ回路を第1,第２の２
段構成となしたが、一般には偶数多段を用いることで本
発明の構成が達成できる。
段構成となしたが、一般には偶数多段を用いることで本
発明の構成が達成できる。
発明の効果 本発明によれば、第１と第２のジャイレータの電流増幅
率g1,g2,g3,g4を設定することによって、入力端子対１
−１′間の等価的な容量値Ｃが任意に設定され、終端接
続された容量Coの値と、前段と後段のジャイレータ回路
の電流増幅率積の比（g1g2/g3g4）との積で等価的な容
量値Ｃが決定される。更に、電流増幅率は抵抗の値で定
められるから、等価的な容量値が抵抗値の比で決定でき
るので、半導体集積回路装置に好適である。
率g1,g2,g3,g4を設定することによって、入力端子対１
−１′間の等価的な容量値Ｃが任意に設定され、終端接
続された容量Coの値と、前段と後段のジャイレータ回路
の電流増幅率積の比（g1g2/g3g4）との積で等価的な容
量値Ｃが決定される。更に、電流増幅率は抵抗の値で定
められるから、等価的な容量値が抵抗値の比で決定でき
るので、半導体集積回路装置に好適である。
第１図は本発明の実施例を示す等価回路図、第２図は本
発明の実施例回路図、第３図は本発明の他の実施例回路
図である。 1,2,3,4,1′,2′,3′,4′……各端子、５……第１のジ
ャイレータ回路、６……第２のジャイレータ回路、７…
…電源ライン、８……直流電圧源、９……従来方法によ
る容量C0、10……容量特性回路Ｃ、11……直流電流源
（電源とNPNトランジスタ間）、12……直流電流源（NPN
トランジスタとGND間）。
発明の実施例回路図、第３図は本発明の他の実施例回路
図である。 1,2,3,4,1′,2′,3′,4′……各端子、５……第１のジ
ャイレータ回路、６……第２のジャイレータ回路、７…
…電源ライン、８……直流電圧源、９……従来方法によ
る容量C0、10……容量特性回路Ｃ、11……直流電流源
（電源とNPNトランジスタ間）、12……直流電流源（NPN
トランジスタとGND間）。
Claims (1)
- 【請求項１】入力端子対と出力端子対とを有した２個の
ジャイレータ回路を縦続に接続し、後段のジャイレータ
回路の出力端子対の間に容量素子を接続する電子回路に
おいて、前段のジャイレータ回路の電流増幅率積と前記
後段のジャイレータ回路の電流増幅率積とを異ならせ、
前記前段のジャイレータ回路の入力端子対に入力信号を
与えることを特徴とする容量回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252869A JPH0770945B2 (ja) | 1987-10-07 | 1987-10-07 | 容量回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252869A JPH0770945B2 (ja) | 1987-10-07 | 1987-10-07 | 容量回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194710A JPH0194710A (ja) | 1989-04-13 |
| JPH0770945B2 true JPH0770945B2 (ja) | 1995-07-31 |
Family
ID=17243296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252869A Expired - Fee Related JPH0770945B2 (ja) | 1987-10-07 | 1987-10-07 | 容量回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770945B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057175A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 자이레이터를 이용한 임피던스 정합장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910023A (ja) * | 1982-07-09 | 1984-01-19 | Oki Electric Ind Co Ltd | ジヤイレ−タ |
-
1987
- 1987-10-07 JP JP62252869A patent/JPH0770945B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0194710A (ja) | 1989-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05129836A (ja) | 周波数逓倍・ミキサ回路 | |
| WO1981003405A1 (en) | Current mode biquadratic active filter | |
| EP0652635A1 (en) | A differential gain stage for use in standard bipolar ECL processes | |
| JPH0770945B2 (ja) | 容量回路 | |
| US5475327A (en) | Variable impedance circuit | |
| US3500262A (en) | Nonreciprocal gyrator network | |
| JP2872006B2 (ja) | 半導体装置 | |
| JPH0821832B2 (ja) | ジャイレータ回路を用いたリアクタンス回路 | |
| JP2679030B2 (ja) | 両波整流器回路 | |
| JP4031032B2 (ja) | 不所望なキャパシタンスを補償する手段を有する電子集積回路装置 | |
| JPS6127222Y2 (ja) | ||
| US3452304A (en) | Nonreciprocal wave translating device | |
| JP3112759B2 (ja) | マルチプライヤ | |
| JPS63217820A (ja) | Ｃｍｏｓ遅延回路 | |
| JP3148469B2 (ja) | フィルタ回路 | |
| JPH0339942Y2 (ja) | ||
| JP2953814B2 (ja) | 高域ろ波器 | |
| JPS6040015Y2 (ja) | 広帯域増幅回路 | |
| JP3161233B2 (ja) | フィルタ回路 | |
| JP2806527B2 (ja) | ダブルバランスミキサー | |
| JPH0257730B2 (ja) | ||
| JPS643091B2 (ja) | ||
| JPS62118621A (ja) | 差動増幅回路 | |
| JPH06310983A (ja) | 遅延回路 | |
| JPH0414803B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |