JPH0771269B2 - 文字放送受信回路 - Google Patents
文字放送受信回路Info
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- JPH0771269B2 JPH0771269B2 JP61040944A JP4094486A JPH0771269B2 JP H0771269 B2 JPH0771269 B2 JP H0771269B2 JP 61040944 A JP61040944 A JP 61040944A JP 4094486 A JP4094486 A JP 4094486A JP H0771269 B2 JPH0771269 B2 JP H0771269B2
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Description
【発明の詳細な説明】 〈技術分野〉 本発明は、文字放送受信回路に係り、詳しくは、受信し
た符号化伝送方式の多重化テレビジョン信号からその映
像信号の垂直帰線消去期間に時分割多重されている文字
放送信号を抜き取って、直並列変換処理、誤り訂正処
理、復号処理、表示処理等を施すことにより、文字放送
内容を表示部へ表示可能に構成してある文字放送受信回
路に関する。
た符号化伝送方式の多重化テレビジョン信号からその映
像信号の垂直帰線消去期間に時分割多重されている文字
放送信号を抜き取って、直並列変換処理、誤り訂正処
理、復号処理、表示処理等を施すことにより、文字放送
内容を表示部へ表示可能に構成してある文字放送受信回
路に関する。
〈技術的背景および従来技術〉 ごく最近になって実用化されるに至っている符号化伝送
方式による文字放送システムにおいて、文字放送信号
は、テレビジョン映像信号の垂直帰線消去期間を利用し
て、その１−水平走査期間に重畳されているデータを単
位長とするデータパケット形式で、デジタルデータの形
で時分割多重されている。つまり、ひとつの文字放送番
組にかかる信号は、１−垂直帰線消去期間に１パケット
づつ、ほとんど連続して垂直帰線消去期間に重畳されて
いる。従って、１−垂直帰線消去期間に重畳されている
文字放送信号は、次の垂直帰線消去期間に重畳されてい
る文字放送信号が到来するまでに、全て取り込み処理し
てしまう必要がある。
方式による文字放送システムにおいて、文字放送信号
は、テレビジョン映像信号の垂直帰線消去期間を利用し
て、その１−水平走査期間に重畳されているデータを単
位長とするデータパケット形式で、デジタルデータの形
で時分割多重されている。つまり、ひとつの文字放送番
組にかかる信号は、１−垂直帰線消去期間に１パケット
づつ、ほとんど連続して垂直帰線消去期間に重畳されて
いる。従って、１−垂直帰線消去期間に重畳されている
文字放送信号は、次の垂直帰線消去期間に重畳されてい
る文字放送信号が到来するまでに、全て取り込み処理し
てしまう必要がある。
一方、第５図に示すように、１−垂直帰線消去期間には
文字放送信号を最大12番組（10H〜21Hの12パケット）ま
で重畳可能である。
文字放送信号を最大12番組（10H〜21Hの12パケット）ま
で重畳可能である。
ところで、従来の文字放送受信回路のように、複数の文
字放送番組のデータを記憶可能なデータメモリが設けら
れていない場合には、受信者が選択した番組だけを取り
込めばよいから、１−垂直帰線消去期間に１データパケ
ット取り込めばよく、時間的には十分余裕があって問題
は無かったが、複数の文字放送番組のデータを記憶させ
ることが可能なデータメモリを設けると共に、そのデー
タメモリに最新のデータを記憶・蓄積させようとする
と、特に１−垂直帰線消去期間に多数のデータパケット
が重畳されている場合、その多数のデータパケットの取
り込み処理を、次の垂直帰線消去期間に重畳されている
データパケットが到来するまでに完了する必要があり、
CPUの取り込み処理時間が大きな問題となる。
字放送番組のデータを記憶可能なデータメモリが設けら
れていない場合には、受信者が選択した番組だけを取り
込めばよいから、１−垂直帰線消去期間に１データパケ
ット取り込めばよく、時間的には十分余裕があって問題
は無かったが、複数の文字放送番組のデータを記憶させ
ることが可能なデータメモリを設けると共に、そのデー
タメモリに最新のデータを記憶・蓄積させようとする
と、特に１−垂直帰線消去期間に多数のデータパケット
が重畳されている場合、その多数のデータパケットの取
り込み処理を、次の垂直帰線消去期間に重畳されている
データパケットが到来するまでに完了する必要があり、
CPUの取り込み処理時間が大きな問題となる。
即ち、伝送されて来る順にデータを１つのバッファRAM
を用いて順次取り込むという単純な手段による従来構成
の文字放送受信回路では、第６図に示すように、１−Ｖ
期間内に重畳データの１次取り込み処理，誤り訂正処理
後のバッファRAMへのデータ転送，誤りチェック，予約
状況および選択番組の確認等の動作を行いながら、誤り
訂正処理後のバッファRAMのデータをデータメモリに記
憶させるCPU処理を行わねばならない。また、誤り訂正
部は訂正ビットの閾値を上げて誤り訂正処理を行なえば
訂正能力が上がるが、複数回誤り訂正処理する可能性が
あり、そのように複数回の処理を行うと誤り訂正処理時
間が増大する。また、データパケットの重畳Ｈ数が多け
れば、それだけ誤り訂正処理時間がかかることになる。
従って、受信状態が悪いほど、また、データパケットの
重畳Ｈ数が多いほど、誤り訂正処理時間に多くをとら
れ、それだけCPUの取り込み処理可能な時間ｔは短くな
ってしまう。加えて、CPUの取り込み処理時間も、デー
タパケットの重畳Ｈ数が多いほど長くなるため、同時に
取り込めるデータパケットの重畳Ｈ数には限界がある。
を用いて順次取り込むという単純な手段による従来構成
の文字放送受信回路では、第６図に示すように、１−Ｖ
期間内に重畳データの１次取り込み処理，誤り訂正処理
後のバッファRAMへのデータ転送，誤りチェック，予約
状況および選択番組の確認等の動作を行いながら、誤り
訂正処理後のバッファRAMのデータをデータメモリに記
憶させるCPU処理を行わねばならない。また、誤り訂正
部は訂正ビットの閾値を上げて誤り訂正処理を行なえば
訂正能力が上がるが、複数回誤り訂正処理する可能性が
あり、そのように複数回の処理を行うと誤り訂正処理時
間が増大する。また、データパケットの重畳Ｈ数が多け
れば、それだけ誤り訂正処理時間がかかることになる。
従って、受信状態が悪いほど、また、データパケットの
重畳Ｈ数が多いほど、誤り訂正処理時間に多くをとら
れ、それだけCPUの取り込み処理可能な時間ｔは短くな
ってしまう。加えて、CPUの取り込み処理時間も、デー
タパケットの重畳Ｈ数が多いほど長くなるため、同時に
取り込めるデータパケットの重畳Ｈ数には限界がある。
〈発明の目的〉 本発明は、上記したような実情に鑑みてなされたもので
あって、その目的は、複数の文字放送番組を記憶・蓄積
できるように、複数の文字放送番組のデータを記憶させ
ることが可能な大容量データメモリを設けると共に、そ
のデータメモリに最新のデータを記憶させるようにしな
がら、しかも、従来のようにCPUの取り込み処理時間が
問題にならない文字放送受信回路を提供せんとすること
にある。
あって、その目的は、複数の文字放送番組を記憶・蓄積
できるように、複数の文字放送番組のデータを記憶させ
ることが可能な大容量データメモリを設けると共に、そ
のデータメモリに最新のデータを記憶させるようにしな
がら、しかも、従来のようにCPUの取り込み処理時間が
問題にならない文字放送受信回路を提供せんとすること
にある。
〈発明の構成〉 かかる目的を達成するために、本発明による符号化伝送
方式の文字放送受信回路は、冒頭に記載したような基本
的構成を有するものにおいて、複数の文字放送番組のデ
ータを記憶させることが可能な大容量データメモリと、
映像信号から抜き取られた文字放送信号に誤り訂正処理
を施す誤り訂正部と、該誤り訂正部から出力される誤り
訂正後のデータを記憶すると共に、そのデータを前記デ
ータメモリへ出力する複数個のバッファメモリと、前記
誤り訂正部から出力される誤り訂正後のデータを前記バ
ッファメモリに、そのデータ取込処理速度に応じて時分
割で切り換えて記憶させるCPUとを設けることにより、C
PUの取り込み処理可能時間を増加させ得るという特徴を
備えている。
方式の文字放送受信回路は、冒頭に記載したような基本
的構成を有するものにおいて、複数の文字放送番組のデ
ータを記憶させることが可能な大容量データメモリと、
映像信号から抜き取られた文字放送信号に誤り訂正処理
を施す誤り訂正部と、該誤り訂正部から出力される誤り
訂正後のデータを記憶すると共に、そのデータを前記デ
ータメモリへ出力する複数個のバッファメモリと、前記
誤り訂正部から出力される誤り訂正後のデータを前記バ
ッファメモリに、そのデータ取込処理速度に応じて時分
割で切り換えて記憶させるCPUとを設けることにより、C
PUの取り込み処理可能時間を増加させ得るという特徴を
備えている。
〈実施例〉 以下、本発明の具体的な一実施例を図面（第１図ないし
第４図）に基づいて説明する。
第４図）に基づいて説明する。
第１図は本実施例にかかる文字放送受信回路の要部の概
略ブロック回路構成図であり、図において、１はアンテ
ナ、２は文字放送信号抜取部、３は直並列変換および誤
り訂正部、４は複数個のバッファRAMを備えたバッファ
メモリ、５はCPU、６は複数の文字放送番組のデータを
記憶させるに十分な大容量のデータメモリ、７は復号お
よび表示処理部、８はCRTまたは液晶表示器などのディ
スプレイを示し、放送局から送出されて来る多重化テレ
ビジョン信号をアンテナ１にて受信し、その多重化テレ
ビジョン信号からその映像信号の垂直帰線消去期間に重
畳された文字放送信号を文字放送信号抜取部２で抜き取
り、その抜き取ったデータに対して直並列変換および誤
り訂正部３によりパケット単位で誤り訂正処理を行った
後、そのデータをバッファメモリ４へ転送し、CPU5はそ
のバッファメモリ４内のデータを誤りチェックした後順
次処理し、番組予約可能なシステムの場合には番組予約
状況を確認しながらそのデータをデータメモリ６内に番
組単位で記憶・蓄積させ、その蓄積されたデータを、例
えば操作盤（図示せず）からのキー入力による受信者の
番組選択に応じて、復号および表示処理部７へ転送し、
復号処理および表示処理を施して画素データに変換し、
ディスプレイ８へ表示するように構成されている。
略ブロック回路構成図であり、図において、１はアンテ
ナ、２は文字放送信号抜取部、３は直並列変換および誤
り訂正部、４は複数個のバッファRAMを備えたバッファ
メモリ、５はCPU、６は複数の文字放送番組のデータを
記憶させるに十分な大容量のデータメモリ、７は復号お
よび表示処理部、８はCRTまたは液晶表示器などのディ
スプレイを示し、放送局から送出されて来る多重化テレ
ビジョン信号をアンテナ１にて受信し、その多重化テレ
ビジョン信号からその映像信号の垂直帰線消去期間に重
畳された文字放送信号を文字放送信号抜取部２で抜き取
り、その抜き取ったデータに対して直並列変換および誤
り訂正部３によりパケット単位で誤り訂正処理を行った
後、そのデータをバッファメモリ４へ転送し、CPU5はそ
のバッファメモリ４内のデータを誤りチェックした後順
次処理し、番組予約可能なシステムの場合には番組予約
状況を確認しながらそのデータをデータメモリ６内に番
組単位で記憶・蓄積させ、その蓄積されたデータを、例
えば操作盤（図示せず）からのキー入力による受信者の
番組選択に応じて、復号および表示処理部７へ転送し、
復号処理および表示処理を施して画素データに変換し、
ディスプレイ８へ表示するように構成されている。
このように、本発明にかかる符号化伝送方式の文字放送
受信回路においては、複数の文字放送番組を記憶・蓄積
できるように大容量のデータメモリ６を設け、また、複
数のバッファRAMを備えたバッファメモリ４を設けるこ
とによってCPU5の取り組み処理可能時間の改善を図ろう
とするものであるが、簡単のために、バッファメモリ４
としてバッファRAMを２個設けた場合について、第２図
に示した主要部の詳細ブロック回路構成図、第３図のバ
ッファRAM切り換えタイミングチャートおよび第４図の
作用説明図を参照しながらその動作を説明する。なお、
第２図は概念的なものであって、正論理，負論理は考慮
されていない。
受信回路においては、複数の文字放送番組を記憶・蓄積
できるように大容量のデータメモリ６を設け、また、複
数のバッファRAMを備えたバッファメモリ４を設けるこ
とによってCPU5の取り組み処理可能時間の改善を図ろう
とするものであるが、簡単のために、バッファメモリ４
としてバッファRAMを２個設けた場合について、第２図
に示した主要部の詳細ブロック回路構成図、第３図のバ
ッファRAM切り換えタイミングチャートおよび第４図の
作用説明図を参照しながらその動作を説明する。なお、
第２図は概念的なものであって、正論理，負論理は考慮
されていない。
即ち、第２図および第３図に示すように、直並列変換お
よび誤り訂正部３は、Ｖ−同期信号,H−同期信号，直
列データ、動作クロックなどが入力され、直並列変換処
理および誤り訂正処理を行った後、その誤り訂正後のデ
ータと、後述するバッファRAM4I,4II上の指定アドレス
とを出力すると共に、１−垂直帰線消去期間に重畳され
ている全てのデータの誤り訂正処理が終了したことを知
らせる誤り訂正処理終了信号と、バッファRAM4I,4II
のアクセス先を直並列変換および誤り訂正部３とCPU5と
に切り換えるためのバスコントロール信号を出力す
る。２個のバッファRAM4I,4IIには、CPU5からのアドレ
スバス，データバスと、直並列変換および誤り訂正部３
からのアドレスバス，データバスとを時間的に切り換え
て接続するためのマルチプレクサ4i,4iiが夫々一個づつ
付加されている。
よび誤り訂正部３は、Ｖ−同期信号,H−同期信号，直
列データ、動作クロックなどが入力され、直並列変換処
理および誤り訂正処理を行った後、その誤り訂正後のデ
ータと、後述するバッファRAM4I,4II上の指定アドレス
とを出力すると共に、１−垂直帰線消去期間に重畳され
ている全てのデータの誤り訂正処理が終了したことを知
らせる誤り訂正処理終了信号と、バッファRAM4I,4II
のアクセス先を直並列変換および誤り訂正部３とCPU5と
に切り換えるためのバスコントロール信号を出力す
る。２個のバッファRAM4I,4IIには、CPU5からのアドレ
スバス，データバスと、直並列変換および誤り訂正部３
からのアドレスバス，データバスとを時間的に切り換え
て接続するためのマルチプレクサ4i,4iiが夫々一個づつ
付加されている。
CPU5は１つ前の垂直帰線消去期間に重畳されているデー
タの取り込み処理が終了したことを示すCPU取込処理終
了信号を信号する。このCPU取込処理終了信号を出
力することによりCPU5としては次の垂直帰線消去期間に
重畳されているデータを処理する準備ができていること
を示している。一方、誤り訂正処理終了信号は取り込
もうとする垂直帰線消去期間に重畳されているデータの
誤り訂正処理が終了した時点で出力される。従って、デ
ータを取り込むためには１つ前の垂直帰線消去期間に重
畳されていたデータの取り込み処理が終了し、しかも現
データの誤り訂正処理が終了した時点となり、CPU取込
処理終了信号と誤り訂正処理終了信号の遅い方の信
号である取込処理開始信号をスタート時点として、CP
U5は現垂直帰線消去期間に重畳されたデータの取り込み
処理を行なうことになる。この動作は遅れ信号抜取回路
14によって行なわれ、その出力が取込処理開始信号と
してフリップフロップ10に入力し、２個のバッファRAM4
I,4II及びマルチプレクサ4i,4iiを切り換えるための基
準信号となる。
タの取り込み処理が終了したことを示すCPU取込処理終
了信号を信号する。このCPU取込処理終了信号を出
力することによりCPU5としては次の垂直帰線消去期間に
重畳されているデータを処理する準備ができていること
を示している。一方、誤り訂正処理終了信号は取り込
もうとする垂直帰線消去期間に重畳されているデータの
誤り訂正処理が終了した時点で出力される。従って、デ
ータを取り込むためには１つ前の垂直帰線消去期間に重
畳されていたデータの取り込み処理が終了し、しかも現
データの誤り訂正処理が終了した時点となり、CPU取込
処理終了信号と誤り訂正処理終了信号の遅い方の信
号である取込処理開始信号をスタート時点として、CP
U5は現垂直帰線消去期間に重畳されたデータの取り込み
処理を行なうことになる。この動作は遅れ信号抜取回路
14によって行なわれ、その出力が取込処理開始信号と
してフリップフロップ10に入力し、２個のバッファRAM4
I,4II及びマルチプレクサ4i,4iiを切り換えるための基
準信号となる。
CPU5は前記取込処理開始信号を受け付けて取り込み処
理を開始する。
理を開始する。
CPU5からのアドレスバス，データバスは前記２個のマル
チプレクサ4i,4iiを介して夫々のバッファRAM4I,4IIと
接続されており、また、アドレスデコーダ９を介して夫
々のバッファRAM4I,4IIのチップセレクト端子を制御し
ている。
チプレクサ4i,4iiを介して夫々のバッファRAM4I,4IIと
接続されており、また、アドレスデコーダ９を介して夫
々のバッファRAM4I,4IIのチップセレクト端子を制御し
ている。
前記Ｖ−同期信号，誤り訂正処理終了信号,CPU取込
処理終了信号，取込処理開始信号，は夫々第３図に
おける（イ），（ロ），（ハ），（ニ）に示すような波
形の信号である。取込処理開始信号はCPU5に対して取
り込み処理を開始させるための信号であるが、フリップ
フロップ10を介して、その取込処理開始信号の立ち下
がりで変化するマルチプレクサ4iのセレクト信号｛第
３図における（ホ）｝を作ると共に、そのマルチプレク
サ4iのセレクト信号を反転素子11により反転すること
によりマルチプレクサ4iiのセレクト信号｛第３図に
おける（ヘ）｝を作り、２個のバッファRAM4I,4II夫々
に対して、直並列変換および誤り訂正部３からの信号を
受け付ける期間と、CPU5からの信号を受け付ける期間と
を、時間的に交互にずらしている。
処理終了信号，取込処理開始信号，は夫々第３図に
おける（イ），（ロ），（ハ），（ニ）に示すような波
形の信号である。取込処理開始信号はCPU5に対して取
り込み処理を開始させるための信号であるが、フリップ
フロップ10を介して、その取込処理開始信号の立ち下
がりで変化するマルチプレクサ4iのセレクト信号｛第
３図における（ホ）｝を作ると共に、そのマルチプレク
サ4iのセレクト信号を反転素子11により反転すること
によりマルチプレクサ4iiのセレクト信号｛第３図に
おける（ヘ）｝を作り、２個のバッファRAM4I,4II夫々
に対して、直並列変換および誤り訂正部３からの信号を
受け付ける期間と、CPU5からの信号を受け付ける期間と
を、時間的に交互にずらしている。
従って、前記２個のバッファRAM4I,4IIは互いに取込処
理開始信号を基準として、直並列変換および誤り訂正
部３からのアクセスと、CPU5からのアクセスとを取込処
理開始信号１周期分タイミングをずらして行ない、取
込処理開始信号２周期分を単位周期として動作を行な
うことになる。
理開始信号を基準として、直並列変換および誤り訂正
部３からのアクセスと、CPU5からのアクセスとを取込処
理開始信号１周期分タイミングをずらして行ない、取
込処理開始信号２周期分を単位周期として動作を行な
うことになる。
一方、直並列変換および誤り訂正部３は２個のバッファ
RAM4I,4II夫々に対してバスコントロール信号｛第３
図における（ト）｝を出力するが、そのバスコントロー
ル信号と、前記両マルチプレクサのセレクト信号，
とで、AND素子12,13を介した信号によって、直並列変
換および誤り訂正部３から両バッファRAM4I,4IIに送ら
れるバッファRAMの読み出し書き込みに関する制御信号
を交互に切り換えている。また、フリップフロップ10に
よって作られた各マルチプレクサ（4i,4ii）のセレクト
信号，によって、CPU5から出力されバッファRAM4I,
4IIに送られるバッファRAMの読み出し、書き込みに関す
る制御信号を、交互に切り換えている。
RAM4I,4II夫々に対してバスコントロール信号｛第３
図における（ト）｝を出力するが、そのバスコントロー
ル信号と、前記両マルチプレクサのセレクト信号，
とで、AND素子12,13を介した信号によって、直並列変
換および誤り訂正部３から両バッファRAM4I,4IIに送ら
れるバッファRAMの読み出し書き込みに関する制御信号
を交互に切り換えている。また、フリップフロップ10に
よって作られた各マルチプレクサ（4i,4ii）のセレクト
信号，によって、CPU5から出力されバッファRAM4I,
4IIに送られるバッファRAMの読み出し、書き込みに関す
る制御信号を、交互に切り換えている。
上記のようにして、夫々のバッファRAM4I,4IIへのアク
セスのホストは第３図（チ）に示すバッファRAM4Iのコ
ントロール信号、第３図（リ）に示すバッファRAM4II
のコントロール信号のように切り換わり、CPU5の取り
込み処理に費やすことができる時間を増加させている。
セスのホストは第３図（チ）に示すバッファRAM4Iのコ
ントロール信号、第３図（リ）に示すバッファRAM4II
のコントロール信号のように切り換わり、CPU5の取り
込み処理に費やすことができる時間を増加させている。
つまり、第４図に示すように、本発明の場合におけるCP
U5の取込処理に費やすことが可能な時間Ｔは現取り込み
処理を行なっているデータが重畳されている垂直帰線消
去期間から２−垂直帰線消去期間あとのデータ重畳開始
位置までとなり先に説明した第６図で示す従来の場合の
CPUの取り込み処理に費やすことが可能な時間ｔと比べ
て大幅に増加する。
U5の取込処理に費やすことが可能な時間Ｔは現取り込み
処理を行なっているデータが重畳されている垂直帰線消
去期間から２−垂直帰線消去期間あとのデータ重畳開始
位置までとなり先に説明した第６図で示す従来の場合の
CPUの取り込み処理に費やすことが可能な時間ｔと比べ
て大幅に増加する。
文字放送の取り込み処理の方法によっては、あるデータ
パケット（例えばページヘッダー制御ユニット，番組索
引データヘッダー等）を取り込み処理するのには比較的
長い時間が必要となる場合がある。
パケット（例えばページヘッダー制御ユニット，番組索
引データヘッダー等）を取り込み処理するのには比較的
長い時間が必要となる場合がある。
本発明によれば、ある垂直帰線消去期間に取り込み処理
時間のかかるデータパケットが重なったとしても対応で
き、長い目でみたとき、平均して１−垂直帰線消去期間
の重畳されているデータをCPU5において取込処理する時
間が１−Ｖ同期期間に納まっておればよいことになる。
時間のかかるデータパケットが重なったとしても対応で
き、長い目でみたとき、平均して１−垂直帰線消去期間
の重畳されているデータをCPU5において取込処理する時
間が１−Ｖ同期期間に納まっておればよいことになる。
第３図にはCPU5の取込処理動作のタイミングしか記入し
ていないが、CPU5は取り込み処理が終了し次の取り込み
処理開始信号が入力するまでの間他の処理（例えば選択
された番組の復号処理，表示処理）を行なってもよい。
ていないが、CPU5は取り込み処理が終了し次の取り込み
処理開始信号が入力するまでの間他の処理（例えば選択
された番組の復号処理，表示処理）を行なってもよい。
また、処理の高速化のためCPUを複数個設けて処理機能
を分割させて１つは取り込み処理専用のCPUとしてもよ
い。
を分割させて１つは取り込み処理専用のCPUとしてもよ
い。
なお、電源投入時又は、データが重畳され始めたとき、
CPUが取込動作を行なっていないときは、遅れ信号抜取
回路を、Ｖ−同期信号でリセットしなければならない。
CPUが取込動作を行なっていないときは、遅れ信号抜取
回路を、Ｖ−同期信号でリセットしなければならない。
〈発明の効果〉 以上詳述したところから明らかなように、本発明に係る
符号化伝送方式の文字放送受信回路によれば、複数の文
字放送番組のデータを記憶させることが可能な大容量デ
ータメモリと、映像信号から抜き取られた文字放送信号
に誤り訂正処理を施す誤り訂正部と、該誤り訂正部から
出力される誤り訂正後のデータを記憶すると共に、その
データを前記データメモリへ出力する複数個のバッファ
メモリと、前記誤り訂正部から出力される誤り訂正後の
データを前記バッファメモリに、そのデータ取込処理速
度に応じて時分割で切り換えて記憶させるCPUとを設
け、これによりCPUの取り込み処理可能時間を増加させ
たものであるから複数の文字放送番組を記憶・蓄積でき
ると共に、そのデータメモリに最新のデータを記憶させ
ることができることは勿論、１−垂直帰線消去期間内に
多数のデータパケットが重畳されている場合において、
従来のようにそのデータを伝送されて来る順に順次１つ
のバッファメモリに取り込むという単純な手段によるの
では無く、誤り訂正部から出力されたデータを複数のバ
ッファメモリにCPUのデータ取込処理速度に応じて時分
割で切り換えて記憶させるという手段によって延長され
たCPUの取り込み処理可能時間内に、複数のデータパケ
ットを同時に取り込み処理できるようになり、従って、
たとえ１−垂直帰線消去期間内に多数のデータパケット
が重畳されて伝送されて来る場合でも、従来のようにCP
Uの取り込み処理時間が問題になることが無く、その全
てのデータパケットを十分に余裕をもって処理すること
が可能である、という優れた効果が発揮される。
符号化伝送方式の文字放送受信回路によれば、複数の文
字放送番組のデータを記憶させることが可能な大容量デ
ータメモリと、映像信号から抜き取られた文字放送信号
に誤り訂正処理を施す誤り訂正部と、該誤り訂正部から
出力される誤り訂正後のデータを記憶すると共に、その
データを前記データメモリへ出力する複数個のバッファ
メモリと、前記誤り訂正部から出力される誤り訂正後の
データを前記バッファメモリに、そのデータ取込処理速
度に応じて時分割で切り換えて記憶させるCPUとを設
け、これによりCPUの取り込み処理可能時間を増加させ
たものであるから複数の文字放送番組を記憶・蓄積でき
ると共に、そのデータメモリに最新のデータを記憶させ
ることができることは勿論、１−垂直帰線消去期間内に
多数のデータパケットが重畳されている場合において、
従来のようにそのデータを伝送されて来る順に順次１つ
のバッファメモリに取り込むという単純な手段によるの
では無く、誤り訂正部から出力されたデータを複数のバ
ッファメモリにCPUのデータ取込処理速度に応じて時分
割で切り換えて記憶させるという手段によって延長され
たCPUの取り込み処理可能時間内に、複数のデータパケ
ットを同時に取り込み処理できるようになり、従って、
たとえ１−垂直帰線消去期間内に多数のデータパケット
が重畳されて伝送されて来る場合でも、従来のようにCP
Uの取り込み処理時間が問題になることが無く、その全
てのデータパケットを十分に余裕をもって処理すること
が可能である、という優れた効果が発揮される。
第１図ないし第４図は本発明に係る文字放送受信回路の
具体的な一実施例を示し、第１図は要部の概略ブロック
回路構成図、第２図はその主要部の詳細ブロック回路構
成図、第３図はその各部信号のタイミングチャート、そ
して、第４図は作用の説明図である。 また、第５図および第６図は、本発明の技術的背景なら
びに従来技術の問題点を説明するためのものであって、
第５図は多重化テレビジョン映像信号の状態説明図、第
６図は従来構成の文字放送受信回路における作用説明図
である。 ２……文字放送信号抜取部、３……直並列変換および誤
り訂正部、４（4I,4II）……バッファメモリ（RAM）、
５……CPU、６……大容量データメモリ、７……復号お
よび表示処理部。
具体的な一実施例を示し、第１図は要部の概略ブロック
回路構成図、第２図はその主要部の詳細ブロック回路構
成図、第３図はその各部信号のタイミングチャート、そ
して、第４図は作用の説明図である。 また、第５図および第６図は、本発明の技術的背景なら
びに従来技術の問題点を説明するためのものであって、
第５図は多重化テレビジョン映像信号の状態説明図、第
６図は従来構成の文字放送受信回路における作用説明図
である。 ２……文字放送信号抜取部、３……直並列変換および誤
り訂正部、４（4I,4II）……バッファメモリ（RAM）、
５……CPU、６……大容量データメモリ、７……復号お
よび表示処理部。
Claims (1)
- 【請求項１】受信した符号化伝送方式の多重化テレビジ
ョン信号からその映像信号の垂直帰線消去期間に時分割
多重されている文字放送信号を抜き取って、直並列変換
処理、誤り訂正処理、復号処理、表示処理等を施すこと
により、文字放送内容を表示部へ表示可能に構成してあ
る符号化伝送方式の文字放送受信回路において、 複数の文字放送番組のデータを記憶させることが可能な
大容量データメモリと、 映像信号から抜き取られた文字放送信号に誤り訂正処理
を施す誤り訂正部と、 該誤り訂正部から出力される誤り訂正後のデータを記憶
すると共に、そのデータを前記データメモリへ出力する
複数個のバッファメモリと、 前記誤り訂正部から出力される誤り訂正後のデータを前
記バッファメモリに、そのデータ取込処理速度に応じて
時分割で切り換えて記憶させるCPUと、 を設けてなることを特徴とする文字放送受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61040944A JPH0771269B2 (ja) | 1986-02-24 | 1986-02-24 | 文字放送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61040944A JPH0771269B2 (ja) | 1986-02-24 | 1986-02-24 | 文字放送受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62196988A JPS62196988A (ja) | 1987-08-31 |
| JPH0771269B2 true JPH0771269B2 (ja) | 1995-07-31 |
Family
ID=12594619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61040944A Expired - Lifetime JPH0771269B2 (ja) | 1986-02-24 | 1986-02-24 | 文字放送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771269B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196677A (en) * | 1981-05-29 | 1982-12-02 | Hitachi Ltd | Storage device for character graphic information |
| JPS5813787U (ja) * | 1981-07-16 | 1983-01-28 | 三洋電機株式会社 | 文字放送受信機 |
| JPS58157277A (ja) * | 1982-03-15 | 1983-09-19 | Mitsubishi Electric Corp | 文字放送受信機 |
| JPS58215183A (ja) * | 1982-06-09 | 1983-12-14 | Hitachi Ltd | 文字放送受信機 |
| JPS5958988A (ja) * | 1982-09-29 | 1984-04-04 | Hitachi Ltd | 文字放送受信機 |
| JPS60213187A (ja) * | 1984-04-06 | 1985-10-25 | Hitachi Ltd | 誤り訂正回路 |
-
1986
- 1986-02-24 JP JP61040944A patent/JPH0771269B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62196988A (ja) | 1987-08-31 |
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