JPH05249183A - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
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- JPH05249183A JPH05249183A JP4045104A JP4510492A JPH05249183A JP H05249183 A JPH05249183 A JP H05249183A JP 4045104 A JP4045104 A JP 4045104A JP 4510492 A JP4510492 A JP 4510492A JP H05249183 A JPH05249183 A JP H05249183A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000012360 testing method Methods 0.000 claims abstract description 23
- 230000002093 peripheral effect Effects 0.000 claims abstract description 18
- 230000003071 parasitic effect Effects 0.000 abstract description 14
- 230000000630 rising effect Effects 0.000 abstract description 12
- 230000003111 delayed effect Effects 0.000 abstract description 8
- 206010027336 Menstruation delayed Diseases 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 238000005259 measurement Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】内部データバスの内容を直接外部へ出力するテ
ストモードを持つ半導体集積回路の動作可能な入力周波
数（ＦＭＡＸ）の限界を正確に測定できるテスト回路。 【構成】内部データバス１に、立上ラッチ６，立下ラッ
チ８，立上ラッチ１０をカスケード接続するシフトレジ
スタ１１を接続し、シフトレジスタ１１の出力データＳ
Ｄは周辺（Ｉ／Ｏ）１２を介して出力端子３から出力配
線を通してＬＳＩテスタ１３に供給される。その場合、
データバス１の内容データＳ２は、１クロック分だけ遅
らせているので、データバス寄生Ｒ・Ｃによる遅れ期間
と、出力配線の寄生ｒ・ｃによる遅れ期間は同一クロッ
ク中に入らない。
ストモードを持つ半導体集積回路の動作可能な入力周波
数（ＦＭＡＸ）の限界を正確に測定できるテスト回路。 【構成】内部データバス１に、立上ラッチ６，立下ラッ
チ８，立上ラッチ１０をカスケード接続するシフトレジ
スタ１１を接続し、シフトレジスタ１１の出力データＳ
Ｄは周辺（Ｉ／Ｏ）１２を介して出力端子３から出力配
線を通してＬＳＩテスタ１３に供給される。その場合、
データバス１の内容データＳ２は、１クロック分だけ遅
らせているので、データバス寄生Ｒ・Ｃによる遅れ期間
と、出力配線の寄生ｒ・ｃによる遅れ期間は同一クロッ
ク中に入らない。
Description
【０００１】
【産業上の利用分野】本発明は半導体論理集積回路に関
し、特に内部データバスの動作テスト用回路に関する。
し、特に内部データバスの動作テスト用回路に関する。
【０００２】
【従来の技術】半導体論理集積回路では内部の各機能ブ
ロック間のデータの転送を内部データバスを介して行っ
ており、内部データバスと各機能ブロックとのデータの
授受は所定のクロックに同期して行なわれる。この従来
の半導体論理集積回路をテストする場合では、図５に示
すように内部データバス２が正常に動作しているかどう
かを確認するために、本体は外部へはデータを出力さず
に命令処理等のデータの授受をしているこの内部データ
バス２を、周辺（Ｉ／Ｏ）１２ｃに接続し、テストモー
ド時にはＴＥＳＴ信号ＳＴがトランスファゲート５０を
オンして内部データバス２のデータ内容Ｓ２を直接的に
テスト出力端子３ｃに出力させる。また、通常モード時
には、通常モード入・出力データＳｉＯを入出力する入
出力制御回路４８の出力データ４８をトランスファゲー
ト４９を介してテスト出力端子３ｃに出力する。
ロック間のデータの転送を内部データバスを介して行っ
ており、内部データバスと各機能ブロックとのデータの
授受は所定のクロックに同期して行なわれる。この従来
の半導体論理集積回路をテストする場合では、図５に示
すように内部データバス２が正常に動作しているかどう
かを確認するために、本体は外部へはデータを出力さず
に命令処理等のデータの授受をしているこの内部データ
バス２を、周辺（Ｉ／Ｏ）１２ｃに接続し、テストモー
ド時にはＴＥＳＴ信号ＳＴがトランスファゲート５０を
オンして内部データバス２のデータ内容Ｓ２を直接的に
テスト出力端子３ｃに出力させる。また、通常モード時
には、通常モード入・出力データＳｉＯを入出力する入
出力制御回路４８の出力データ４８をトランスファゲー
ト４９を介してテスト出力端子３ｃに出力する。
【０００３】次に周辺（Ｉ／Ｏ）１２ｃの入力端Ａおよ
びＬＳＩテスタ１３の入力端０のそれぞれの電圧のタイ
ミング波形を図６に示す。ここでクロックＣＫは、内部
データバス２がデータの授受をするタイミングである。
このクロックＣＫに同期して変化する内部データバス２
には、バス２自身のバス寄生抵抗Ｒ，バス寄生容量Ｃが
形成されており、周辺（Ｉ／Ｏ）１２ｃの入力端Ａでは
クロックＣＫの立上がり時点ｔ１よりもＴ１だけ遅れて
変化する。
びＬＳＩテスタ１３の入力端０のそれぞれの電圧のタイ
ミング波形を図６に示す。ここでクロックＣＫは、内部
データバス２がデータの授受をするタイミングである。
このクロックＣＫに同期して変化する内部データバス２
には、バス２自身のバス寄生抵抗Ｒ，バス寄生容量Ｃが
形成されており、周辺（Ｉ／Ｏ）１２ｃの入力端Ａでは
クロックＣＫの立上がり時点ｔ１よりもＴ１だけ遅れて
変化する。
【０００４】このデータがトランスファゲート５０を通
り、出力バッファ５２を介してテスト出力端３ＣからＬ
ＳＩテスタ１３に達する際には、さらにＴ２の遅れを生
じる。
り、出力バッファ５２を介してテスト出力端３ＣからＬ
ＳＩテスタ１３に達する際には、さらにＴ２の遅れを生
じる。
【０００５】このＴ２の遅れの原因の大部分は、テスト
出力端子３ｃとＬＳＩテスタ１３間を接続する出力配線
の寄生容量ｃと寄生抵抗ｒで占めている。
出力端子３ｃとＬＳＩテスタ１３間を接続する出力配線
の寄生容量ｃと寄生抵抗ｒで占めている。
【０００６】図５の回路で、論理集積回路１ｂの動作周
波数が低く、クロックＣＫのパルス幅が十分に長けれ
ば、図６（ａ）のタイミング波形図からわかる様に、Ｌ
ＳＩテスタ１３の入力端０に入力するデータＳＯは、
（Ｔ１＋Ｔ２）の遅れがあってもクロックＣＫの“Ｈ”
の期間内に変化することになり、ＬＳＩテスタ１３はデ
ータバス２が正常動作しているとみなす。
波数が低く、クロックＣＫのパルス幅が十分に長けれ
ば、図６（ａ）のタイミング波形図からわかる様に、Ｌ
ＳＩテスタ１３の入力端０に入力するデータＳＯは、
（Ｔ１＋Ｔ２）の遅れがあってもクロックＣＫの“Ｈ”
の期間内に変化することになり、ＬＳＩテスタ１３はデ
ータバス２が正常動作しているとみなす。
【０００７】ところが、動作周波数が高く、クロックＣ
Ｋのパルス幅が短くなると、図６（ｂ）に示す様にクロ
ックＣＫの“Ｈ”の期間内にデータが変化し切れずに
“Ｌ”の期間に入り込んでしまい、ＬＳＩテスタ１３
は、データバス２が誤動作しているとみなしてしまう。
Ｋのパルス幅が短くなると、図６（ｂ）に示す様にクロ
ックＣＫの“Ｈ”の期間内にデータが変化し切れずに
“Ｌ”の期間に入り込んでしまい、ＬＳＩテスタ１３
は、データバス２が誤動作しているとみなしてしまう。
【０００８】ところで、半導体論理集積回路のテスト項
目の一つに、全ての命令が正常に動作する限界の入力周
波数（以後これをＦＭＡＸという）の測定があるが、こ
のＦＭＡＸの測定で、周波数の限界を決定してしまう要
因は、内部データバス２の様にバス寄生容量Ｃや抵抗Ｒ
が大きい場合である。すなわちＦＭＡＸの測定を図５に
示した論理集積回路１ｂについて行なえば、内部データ
バス２が正常に動作している周波数であっても、その内
部付加抵抗Ｒ，容量Ｃが大きい場合には、ＬＳＩテスタ
１３は誤動作とみなしてしまうことがある。
目の一つに、全ての命令が正常に動作する限界の入力周
波数（以後これをＦＭＡＸという）の測定があるが、こ
のＦＭＡＸの測定で、周波数の限界を決定してしまう要
因は、内部データバス２の様にバス寄生容量Ｃや抵抗Ｒ
が大きい場合である。すなわちＦＭＡＸの測定を図５に
示した論理集積回路１ｂについて行なえば、内部データ
バス２が正常に動作している周波数であっても、その内
部付加抵抗Ｒ，容量Ｃが大きい場合には、ＬＳＩテスタ
１３は誤動作とみなしてしまうことがある。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
論理集積回路は、テスト出力端子とＬＳＩテスタ間の配
線の容量，抵抗によってデータ出力にディレイが生じ、
回路の動作スピードが高速になるほどクロックとのタイ
ミングのズレが大きくなり、ＦＭＡＸが正確に測定でき
ないという欠点があった。
論理集積回路は、テスト出力端子とＬＳＩテスタ間の配
線の容量，抵抗によってデータ出力にディレイが生じ、
回路の動作スピードが高速になるほどクロックとのタイ
ミングのズレが大きくなり、ＦＭＡＸが正確に測定でき
ないという欠点があった。
【００１０】
【課題を解決するための手段】本発明の半導体論理集積
回路は、クロックで動作している内部データバスのデー
タ内容を、テストモード次に周辺（Ｉ／Ｏ）とテスト出
力端子を介して外部のＬＳＩテスタに供給する機能を有
する半導体論理集積回路において、前記内部データバス
と前記周辺（Ｉ／Ｏ）との間に、シフトレジスタを有し
て構成される。
回路は、クロックで動作している内部データバスのデー
タ内容を、テストモード次に周辺（Ｉ／Ｏ）とテスト出
力端子を介して外部のＬＳＩテスタに供給する機能を有
する半導体論理集積回路において、前記内部データバス
と前記周辺（Ｉ／Ｏ）との間に、シフトレジスタを有し
て構成される。
【００１１】また、半導体論理集積回路は、前記シフト
レジスタと前記周辺（Ｉ／Ｏ）との間に、前記クロック
の分周クロックに同期して動作するラッチ回路を挿入し
て構成されている。
レジスタと前記周辺（Ｉ／Ｏ）との間に、前記クロック
の分周クロックに同期して動作するラッチ回路を挿入し
て構成されている。
【００１２】
【実施例】次に本発明を図面を参照して説明する。図１
は本発明の第１の実施例の回路図である。クロックＣＫ
に同期して動作している内部データバス２と、そのデー
タ内容Ｓ２を入力端Ａに入力してクロックＣＫに同期し
て動作する立上ラッチ６，立下ラッチ８および立上りラ
ッチ１０を従続接続して出力端Ｄから遅延出力データＳ
Ｄを出力するシフトレジスタ１１と、遅延出力データＳ
Ｄを入力して出力バッファを介してテスト出力端３から
外部にテスト出力信号Ｓ３を供給する周辺（Ｉ／Ｏ）１
２とを有している。
は本発明の第１の実施例の回路図である。クロックＣＫ
に同期して動作している内部データバス２と、そのデー
タ内容Ｓ２を入力端Ａに入力してクロックＣＫに同期し
て動作する立上ラッチ６，立下ラッチ８および立上りラ
ッチ１０を従続接続して出力端Ｄから遅延出力データＳ
Ｄを出力するシフトレジスタ１１と、遅延出力データＳ
Ｄを入力して出力バッファを介してテスト出力端３から
外部にテスト出力信号Ｓ３を供給する周辺（Ｉ／Ｏ）１
２とを有している。
【００１３】さらにテスト出力信号Ｓ３は、出力配線を
介してＬＳＩテスタ１３の入力端Ｅにテスト入力信号Ｓ
Ｅとして供給されて、内部データバス２のデータ内容Ｓ
２の状態を試験する。
介してＬＳＩテスタ１３の入力端Ｅにテスト入力信号Ｓ
Ｅとして供給されて、内部データバス２のデータ内容Ｓ
２の状態を試験する。
【００１４】次に図２の各電圧のタイミング図を参照し
て図１の回路のテスト動作を説明する。内部データバス
１のデータ内容Ｓ２は、バス寄生抵抗Ｒ，容量Ｃによっ
て、クロックＣＫの立上り時点ｔ１からＴ１だけ遅れて
シフトレジスタ１１の入力端Ａに入力する。シフトレジ
スタ１２内では１ＡＮＤ２ＮＯＲゲート５ａ，５ｂで構
成される立上りラッチ６によってクロックＣＫの最初の
立上り時点ｔ１でデータを取り込む。その後２ＯＲ２Ｎ
ＡＮＤゲート７ａ，７ｂで構成される立下りラッチ８で
クロックＣＫの最初の立上がり時点ｔ２でデータを次段
入力端へと送り、２ＡＮＤ２ＮＯＲゲート９ａ，９ｂで
構成される立上りラッチ１０で次のクロックＣＫの立上
がり時点３でデータを出力し、このシフトレジスタ１１
は１クロック分遅らせたデータ内容Ｓ２の遅延データＳ
Ｄを出力端Ｄから出力する。
て図１の回路のテスト動作を説明する。内部データバス
１のデータ内容Ｓ２は、バス寄生抵抗Ｒ，容量Ｃによっ
て、クロックＣＫの立上り時点ｔ１からＴ１だけ遅れて
シフトレジスタ１１の入力端Ａに入力する。シフトレジ
スタ１２内では１ＡＮＤ２ＮＯＲゲート５ａ，５ｂで構
成される立上りラッチ６によってクロックＣＫの最初の
立上り時点ｔ１でデータを取り込む。その後２ＯＲ２Ｎ
ＡＮＤゲート７ａ，７ｂで構成される立下りラッチ８で
クロックＣＫの最初の立上がり時点ｔ２でデータを次段
入力端へと送り、２ＡＮＤ２ＮＯＲゲート９ａ，９ｂで
構成される立上りラッチ１０で次のクロックＣＫの立上
がり時点３でデータを出力し、このシフトレジスタ１１
は１クロック分遅らせたデータ内容Ｓ２の遅延データＳ
Ｄを出力端Ｄから出力する。
【００１５】この遅延データＳＤは周辺（Ｉ／Ｏ）１２
を介してテスト出力端子３から出力配線の寄生容量ｃ，
抵抗ｒによる大きい遅れＴ２分だけ遅れて、ＬＳＩテス
タ１３の入力端Ｅに入力される。
を介してテスト出力端子３から出力配線の寄生容量ｃ，
抵抗ｒによる大きい遅れＴ２分だけ遅れて、ＬＳＩテス
タ１３の入力端Ｅに入力される。
【００１６】図２に示すように、本実施例では内部デー
タバス２のディレイＴ１と周辺（Ｉ／Ｏ）・ＬＳＩテス
タ間のディレイＴ２が同一クロック期間内で重なること
がないので、１クロック分遅らせただけで正確なＦＭＡ
Ｘの測定を行なうことが出来る。
タバス２のディレイＴ１と周辺（Ｉ／Ｏ）・ＬＳＩテス
タ間のディレイＴ２が同一クロック期間内で重なること
がないので、１クロック分遅らせただけで正確なＦＭＡ
Ｘの測定を行なうことが出来る。
【００１７】図３は本発明の第２の実施例の回路図であ
り、シフトレジスタ１１ａは図１に示した第１の実施例
の１クロック分遅らせた出力端Ｄの遅延出力データＳＤ
に加えて、それよりもさらに１クロック分遅らせた出力
端Ｈの遅延出力データＳＨを持っている。この２つの出
力データＳＤ，ＳＨを、分周回路３４によってクロック
ＣＫを２分周させたクロックＳＭによってそれぞれラッ
チ１４Ａ，１４Ｂにラッチし、周辺（Ｉ／Ｏ）１２Ａ，
１２Ｂの２つの出力端子３Ａ，３Ｂからそれぞれ出力
し、ＬＳＩテスタ１３ａの入力端Ｋ，Ｌにそれぞれ入力
する。
り、シフトレジスタ１１ａは図１に示した第１の実施例
の１クロック分遅らせた出力端Ｄの遅延出力データＳＤ
に加えて、それよりもさらに１クロック分遅らせた出力
端Ｈの遅延出力データＳＨを持っている。この２つの出
力データＳＤ，ＳＨを、分周回路３４によってクロック
ＣＫを２分周させたクロックＳＭによってそれぞれラッ
チ１４Ａ，１４Ｂにラッチし、周辺（Ｉ／Ｏ）１２Ａ，
１２Ｂの２つの出力端子３Ａ，３Ｂからそれぞれ出力
し、ＬＳＩテスタ１３ａの入力端Ｋ，Ｌにそれぞれ入力
する。
【００１８】この論理集積回路１ａの各点のデータ電圧
タイミング波形を図４に示す。本実施例は高速の半導体
論理集積回路１ａで、周辺（Ｉ／Ｏ）１２Ａ，１２Ｂと
ＬＳＩテスタ１３間のディレイＴ２がクロックＣＫの
“Ｈ”の期間幅以上かかり、従来はＬＳＩテスタ１３が
正常動作とみなさない場合でも、出力するデータ電圧Ｓ
Ｋ，ＳＬは、クロックＣＫを２分周した２倍の期間内で
変化すればよく、正確なＦＭＡＸを測定することができ
る。
タイミング波形を図４に示す。本実施例は高速の半導体
論理集積回路１ａで、周辺（Ｉ／Ｏ）１２Ａ，１２Ｂと
ＬＳＩテスタ１３間のディレイＴ２がクロックＣＫの
“Ｈ”の期間幅以上かかり、従来はＬＳＩテスタ１３が
正常動作とみなさない場合でも、出力するデータ電圧Ｓ
Ｋ，ＳＬは、クロックＣＫを２分周した２倍の期間内で
変化すればよく、正確なＦＭＡＸを測定することができ
る。
【００１９】
【発明の効果】以上説明したように本発明は、内部デー
タバスと内部データバスの内容データを出力するための
周辺Ｉ／Ｏの間に、シフトレジスタを設けてデータを遅
らせて出力させるので、内部データバスのディレイ周辺
（Ｉ／Ｏ）・ＬＳＩテスタ間の配線容量，抵抗によるデ
ィレイが、同一クロック内で重なることがなく、正確な
ＦＭＡＸの測定を行なうことが出来る。
タバスと内部データバスの内容データを出力するための
周辺Ｉ／Ｏの間に、シフトレジスタを設けてデータを遅
らせて出力させるので、内部データバスのディレイ周辺
（Ｉ／Ｏ）・ＬＳＩテスタ間の配線容量，抵抗によるデ
ィレイが、同一クロック内で重なることがなく、正確な
ＦＭＡＸの測定を行なうことが出来る。
【図１】本発明の第１の実施例の回路図である。
【図２】図１の回路の動作を説明するための各電圧のタ
イミング図である。
イミング図である。
【図３】本発明の第２の実施例の回路図である。
【図４】図３の回路の動作を説明するための各電圧のタ
イミング図である。
イミング図である。
【図５】従来の半導体論理集積回路の一例の回路図であ
る。
る。
【図６】（ａ），（ｂ）は図５の回路のそれぞれ入力周
波数が低い場合および高い場合の各電圧のタイミング図
である。
波数が低い場合および高い場合の各電圧のタイミング図
である。
１，１ａ 論理集積回路 ２ 内部データバス Ｒ バス寄生抵抗 ３，３Ａ，３Ｂ テスト出力端子 ４ インバータ ５ａ，５ｂ，９ａ，９ｂ，２７ａ，２７ｂ ２ＡＮＤ
２ＮＯＲゲート ６，１０，２８ 立上げラッチ ７ａ，７ｂ，２９ａ，２９ｂ ２ＯＲ２ＮＡＮＤゲー
ト ８，３０ 立下ラッチ ３４ 分周回路 １１，１１ａ シフトレジスタ １２，１２Ａ，１２Ｂ 周辺Ｉ／Ｏ １３ ＬＳＩテスタ １４Ａ，１４Ｂ ラッチ Ｃ バス寄生容量 ｃ 出力配線の寄生容量 Ｒ バス寄生抵抗 ｒ 出力配線の寄生抵抗
２ＮＯＲゲート ６，１０，２８ 立上げラッチ ７ａ，７ｂ，２９ａ，２９ｂ ２ＯＲ２ＮＡＮＤゲー
ト ８，３０ 立下ラッチ ３４ 分周回路 １１，１１ａ シフトレジスタ １２，１２Ａ，１２Ｂ 周辺Ｉ／Ｏ １３ ＬＳＩテスタ １４Ａ，１４Ｂ ラッチ Ｃ バス寄生容量 ｃ 出力配線の寄生容量 Ｒ バス寄生抵抗 ｒ 出力配線の寄生抵抗
Claims (2)
- 【請求項１】 クロックで動作している内部データバス
のデータ内容を、テストモード時に周辺（Ｉ／Ｏ）とテ
スト出力端子を介して外部のＬＳＩテスタに供給する機
能を有する半導体論理集積回路において、前記内部デー
タバスと前記周辺（Ｉ／Ｏ）との間に、シフトレジスタ
を有することを特徴とする半導体論理集積回路。 - 【請求項２】 前記シフトレジスタと前記周辺（Ｉ／
Ｏ）との間に、前記クロックの分周クロックに同期して
動作するラッチ回路を挿入したことを特徴とする請求項
１記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045104A JP2826408B2 (ja) | 1992-03-03 | 1992-03-03 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045104A JP2826408B2 (ja) | 1992-03-03 | 1992-03-03 | 半導体論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05249183A true JPH05249183A (ja) | 1993-09-28 |
| JP2826408B2 JP2826408B2 (ja) | 1998-11-18 |
Family
ID=12709983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4045104A Expired - Lifetime JP2826408B2 (ja) | 1992-03-03 | 1992-03-03 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2826408B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445205B1 (en) | 1998-11-26 | 2002-09-03 | Telefonaktiebolaget Lm Ericsson | Method of testing integrated circuits |
| JP2008249602A (ja) * | 2007-03-30 | 2008-10-16 | Fujitsu Ltd | 性能試験システム及び性能試験方法 |
-
1992
- 1992-03-03 JP JP4045104A patent/JP2826408B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445205B1 (en) | 1998-11-26 | 2002-09-03 | Telefonaktiebolaget Lm Ericsson | Method of testing integrated circuits |
| JP2008249602A (ja) * | 2007-03-30 | 2008-10-16 | Fujitsu Ltd | 性能試験システム及び性能試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2826408B2 (ja) | 1998-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980818 |