JPH0772220A - 集積回路 - Google Patents

集積回路

Info

Publication number
JPH0772220A
JPH0772220A JP6122493A JP12249394A JPH0772220A JP H0772220 A JPH0772220 A JP H0772220A JP 6122493 A JP6122493 A JP 6122493A JP 12249394 A JP12249394 A JP 12249394A JP H0772220 A JPH0772220 A JP H0772220A
Authority
JP
Japan
Prior art keywords
clock
signal
input
stage
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6122493A
Other languages
English (en)
Other versions
JP3461571B2 (ja
Inventor
Kurt Scheuermann
ショイアーマン クルト
Harald Ebert
エーベルト ハラルド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JPH0772220A publication Critical patent/JPH0772220A/ja
Application granted granted Critical
Publication of JP3461571B2 publication Critical patent/JP3461571B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318577—AC testing, e.g. current testing, burn-in
    • G01R31/31858—Delay testing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 【目的】 各レジスタ段の構成を簡単にし、レジスタ段
の動作を急速にし、簡単かつ信頼性のあるテストモード
を可能にする。 【構成】 テスト信号パターンをロードし及び読み出す
に当たり、マルチプサクサ１４はライン２６で第１の選
択信号を受信してライン１７をライン１５に接続する。
通常の動作ではトランスペアレント動作に切り替えるた
めに、レベル−クロックメモリ段１２のクロック入力部
に信号値を常に供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、少なくともクロック入
力部、データ入力部及び出力部をそれぞれ有する複数の
クロックレジスタ段を具え、前記クロック入力部に供給
されるパルスの縁によって、記憶しかつ前記出力部から
発生するように前記データ入力部に供給される信号を生
じさせる集積回路に関するものである。
【０００２】
【従来の技術】集積回路を製造した後には、正確な動作
が行われるようにテストする必要がある。純粋な組合せ
回路の場合には、これが大きいものであってもテストは
それほど困難ではない。その理由は、多数の入力を有す
る場合でさえもあり得る信号の組合せの数は限られてい
るからである。しかしながら、順序回路の場合にはこの
ことは当てはまらなくなる。その理由は順序回路は記憶
素子を有するからであり、その結果出力部の信号は瞬時
的に入力部に供給されるテストパターンだけでなく以前
の状態にも依存する。したがって、テストパターンの信
号の組合せの数が非常に多くなるので、集積回路を完璧
にテストするには膨大な時間を必要とし、このことはも
はや経済的ではない。このような理由により、順序論理
回路においてもできるだけ十分に又は十分にテストする
ことができるように、従来種々のテスト方法が提案され
ている。このようなテストとしてはいわゆる境界走査法
(boundary-scan method)が最もよく知られており、この
方法は、レジスタ段のような全ての記憶素子を、これら
全てのレジスタ段をシフトレジスタとして直列に配置し
た特定のテストモードに設定することができるという事
実に基づいている。その結果、レジスタ段を、レジスタ
段自体の動作を検査するために直接読み出すことができ
るテストパターンを用いて連続的にロードすることがで
き、それに加えて、レジスタ段を、レジスタ段に接続さ
れた集積回路全体の組合せ回路部を駆動するテストパタ
ーンでロードすることができる。これらの組合せ回路部
から生じた信号は、例えば次の段階で順次読み出される
ようにレジスタ段にロードされる。
【０００３】このような方法は例えば1988年10月14日に
発行された雑誌"Electronik"のNo.21 の161 〜166 頁に
記載されている。この雑誌には特に、各レジスタ素子を
いわゆるラッチに後続し、テストモードと通常の動作と
の間で回路全体を切り替えるために追加の制御ラインが
設けられている変形例が記載されている。
【０００４】
【発明が解決しようとする課題】集積回路はしばしば、
別個のクロックラインを介して操作される２群以上のレ
ジスタを具える。すなわち集積回路は内在する複数のク
ロックシステムを有する。しかしながら、テストモード
に対しては全てのレジスタ段は通常の配置で接続される
とともに、同一のクロック信号で制御される。その結
果、２個の直列のレジスタ段に対するクロックパルスの
有効な縁が２個のレジスタ段をデータ接続した場合より
も大きい遅延を示すおそれがあり、正確なシフトレジス
タ動作を行うことは少なくとも他のステップがない場合
には不可能である。
【０００５】このような問題を排除するために、例えば
上述した文献からいわゆるＬＳＳＤ法すなわちレベル−
感知設計法(level-sensitive design method) を用いる
ことが既知である。レジスタ段はこの場合もはやエッジ
−クロックレジスタ段とせず、代わりに非重畳パルスで
ある二つのクロックパルスを利用する。各レジスタ段は
次々と動作を開始する二つのセクションを有する。しか
しながらこの原理には、通常の動作においては、このよ
うなレジスタ段はエッジ−クロックレジスタ段に比べて
動作が遅いという欠点がある。
【０００６】したがって米国特許明細書第4,277,699 号
には、二つのクロック位相を有するテスト用の動作か
ら、通常の動作用の一種のエッジ−クロックモードに切
り替えることができるレジスタ段が制御されるクロック
−パルスが記載されていいる。この場合合計三つのクロ
ック信号が必要となるために回路の構成が複雑となり、
非常に急速に動作することができない。このことは、米
国特許明細書第4,554,466 号に記載されたようなレジス
タ段の変更にも当てはまる。
【０００７】本発明の目的は、各レジスタ段の構成を簡
単にし、レジスタ段の動作を急速にし、簡単かつ信頼性
のあるテストモードを可能にする上述したタイプのエッ
ジ−クロックレジスタ段を有する集積回路を提供するこ
とである。
【０００８】
【課題を解決するための手段】本発明によればこの目的
を、前記レジスタ段はそれぞれ、少なくともクロック入
力部、データ入力部及び出力部をそれぞれ有するエッジ
−クロックメモリ段とレベル−クロックメモリ段との直
列配置を具え、前記直列配置の第１のメモリ段のデータ
入力部に、選択入力部、少なくとも２個のデータ入力部
及びデータ出力部を有する第１のマルチプレクサを前段
に設け、前記集積回路のテスト中、前記レジスタ段のエ
ッジ−クロックメモリ段はこのクロック入力部で同一の
第１のクロック信号を受信し、かつ、前記レジスタ段の
レベル−クロックメモリ段は同一の第２クロック信号を
受信し、これら第１及び第２のクロック信号は非重畳パ
ルスを有し、テスト信号パターンをロードする及び読み
出すに当たり、前記第１のマルチプレクサは前記選択入
力部で第１の選択信号を受信してテスト信号用のデータ
入力部をそのデータ出力部に接続し、通常の動作では、
前記メモリ段をトランスペアレント動作に切り替えるた
めに、前記レジスタ段のレベル−クロックメモリ段のク
ロック入力部に第１の信号値を常に供給するようにした
ことによって達成することができる。
【０００９】このような解決策では、通常の動作に用い
られるエッジ−クロックメモリ段を単純なレベル−クロ
ックメモリ段に直列に配置するだけであり、このレベル
−クロックメモリ段は通常の動作においてクロック入力
部への適切な信号によってトランスペアレント動作に簡
単に切り替えることができ、したがってこの信号によっ
てレジスタ段の全体の遅延がわずかでも増加した場合を
除きほとんど有効でなくなる。複雑な論理回路がＣＡＥ
手段によって設計されている場合特に、最初からエッジ
−クロックメモリ段のみが用いられている間は、このよ
うな設計をテストの目的で容易に修正することができ
る。
【００１０】本発明によれば、上記課題の他の解決策
は、前記レジスタ段はそれぞれ、少なくとも１個のクロ
ック入力部、データ入力部及び出力部をそれぞれ有する
２個のレベル−クロックメモリ段の直列配置を具え、前
記直列配置の第１のメモリ段のデータ入力部に、選択入
力部、少なくとも２個のデータ入力部及びデータ出力部
を有する第１のマルチプレクサを前段に設け、前記第２
のメモリ段のクロック入力部に、選択入力部、少なくと
も２個のデータ入力部及びデータ出力部を有する第２の
マルチプレクサを前段に設け、前記集積回路のテスト
中、前記レジスタ段の第１のメモリ段はこれらのクロッ
ク入力部で同一の第１のクロック信号を受信し、前記レ
ジスタ段の第２のマルチプレクサはこれらの第１のクロ
ック入力部で同一の第２クロック信号を受信し、これら
第１及び第２のクロック信号は非重畳パルスを有し、テ
スト信号パターンをロードする及び読み出すに当たり、
前記第１のマルチプレクサは前記選択入力部で第１の選
択信号を受信してテスト信号用のデータ入力部をそのデ
ータ出力部に接続し、前記第２のマルチプレクサは前記
選択入力部で第２の選択信号を受信して第１のクロック
入力部をそのクロック出力部に接続し、通常の動作で
は、前記第２のマルチプレクサは、第２のクロック入力
部で第１のクロック信号を、その選択入力部で反転の第
２の選択信号をそれぞれ受信し、前記第２のクロック入
力部をそのクロック出力部に接続するようにしたことを
特徴とするものである。
【００１１】この場合、通常の動作中には二つの互いに
反転したクロック信号によってクロックされ、その結果
エッジ−クロックレジスタ段として応答する２個のレベ
ル−クロックメモリ段を用いる。しかしながらテストモ
ードでは、２個のメモリ段を、非重畳パルスを有する二
つの別個のクロック信号によってクロックする。第２の
メモリ段のクロック入力部の前に第２のマルチプレクサ
が存在するために、第２のメモリ段はクロック信号に対
して第１のメモリ段とは異なる遅延を示すが、この違い
は回路を注意深く設計かつ製造する場合には悪影響を及
ぼさない。
【００１２】本発明によれば、上記課題の第３の解決策
は、前記レジスタ段はそれぞれ、少なくとも１個のクロ
ック入力部、データ入力部及び出力部をそれぞれ有する
２個のレベル−クロックメモリ段の直列配置を具え、選
択入力部、少なくとも２個のデータ入力部及びデータ出
力部を有する第１のマルチプレクサをデータ入力部に対
して前段に設けた第３の同様なメモリ段を設け、前記マ
ルチプレクサの第１のデータ入力部を前記第１のメモリ
段のデータ入力部に接続し、選択入力部、前記第１及び
第３のメモリ段の出力部にそれぞれ接続された２個のデ
ータ入力部及び前記第２のメモリ段のデータ入力に接続
されたデータ出力部を有する第２のマルチプレクサを設
け、前記集積回路のテスト中、前記レジスタ段の第２の
メモリ段はこれらのクロック入力部で同一の第１のクロ
ック信号を受信し、前記レジスタ段の第３のメモリ段は
これらのクロック入力部で同一の第２クロック信号を受
信し、これら第１及び第２のクロック信号は非重畳パル
スを有し、テスト信号パターンをロードする及び読み出
すに当たり、前記第１及び第２のマルチプレクサは好ま
しくは前記選択入力部で同様な第１の選択信号を受信し
てテスト信号用のデータ入力部を前記第３のメモリ段の
データ入力部に結合し、かつ、前記第３のメモリ段の出
力部を前記第２のメモリ段のデータ入力部に結合し、テ
スト結果をロードするに当たり、前記第１の選択信号は
少なくとも前記第２のクロック信号のパルス持続時間の
間に反転され、かつ、少なくとも前記第１のクロック信
号のパルス持続時間の間には反転されず、通常の動作中
には前記第１のメモリ段はそのクロック入力部で反転第
１クロック信号を受信し、前記第２のマルチプレクサは
反転選択信号を受信し、前記第１のメモリ段の出力部を
前記第２のメモリ段のデータ入力部に結合するようにし
たことを特徴とするものである。
【００１３】この解決策でも、通常の動作中には二つの
互いに反転したクロック信号によってクロックされ、そ
の結果エッジ−クロックレジスタ段として動作するレベ
ル−クロックメモリ段を用いる。これに加えてテストモ
ードに対してのみ動作する第３のメモリ段を使用し、第
３及び第２のメモリ段は非重畳パルスを有するクロック
パルスを受信する。クロックマルチプレクサの代わり
に、この解決策では第１及び第２のメモリ段と第３及び
第２のメモリ段との間でデータマルチプレクサを使用す
る。
【００１４】これら三つの解決策の共通の特徴は、通常
の動作モードではレジスタ段をエッジ−クロックレジス
タ段とし、テストモードでは信頼性のある２相制御を行
う点である。通常の動作で用いられるクロック信号をテ
ストモードでも使用し、その結果クロック信号もテスト
される。テストモードにおける２相制御により、複数の
クロックシステムが通常の動作において用いられる場合
には信頼性のあるシフトレジスタを得ることができ、組
合せ回路部を介したレジスタ段からのフィードバックが
内在する場合には遅延時間の問題を排除する。
【００１５】特に、レベル−クロックメモリ段の簡単な
構成を設けた本発明の好適例は、前記レベル−クロック
メモリ段はそれぞれ、第４のマルチプレクサと、第１及
び第２インバータとの直列配置を具え、前記第４のマル
チプレクサは、一方が前記第２インバータの出力部に接
続されるとともに他方がデータ入力部に接続された２個
の入力部と、クロック入力部に接続された制御入力部
と、前記第１インバータの入力部に接続れさた出力部と
を有することを特徴とするものである。このような構成
のメモリ段も、例えば適切なクロック信号によって常に
トランスペアレント動作に切り替えられる場合にはごく
わずかな遅延を示すだけである。
【００１６】
【実施例】図１は、順序論理回路を有する集積回路６を
線図的に示す。この集積回路６の記憶素子を、テストモ
ードに対するシフトレジスタとして直列に配置されたレ
ジスタ段１として示す。テストパターンは入力端子４を
介して順次供給され、クロック信号（図示せず）により
レジスタ段１中を移送され、その後出力端子５に現れ
る。レジスタ段１に接続された論理回路の組合せ回路部
をブロック２として簡単した形態で示し、本例では組合
せ回路部２をレジスタ段１の各出力部及び各入力部に接
続する。通常の動作に対して、レジスタ１の入力部及び
出力部は端子３を介した外部接続も有する。
【００１７】テストモードではテストパターンが入力端
子４を介して供給され、このテストパターンは、全ての
レジスタ段が正確に動作するかどうかを検査するため
に、全てのテストパターンが出力端子５に現れるまで全
てのレジスタ段１中を移送される。この際、テストパタ
ーンは以下のようにしてロードされる。全てのレジスタ
段１が（各レジスタ段に対して異なるようにすることが
当然できる）所望の信号状態を示し、その後論理回路の
組合せ回路部２の出力信号が適切な制御によってレジス
タ段１内にロードされ、次いでこの結果がレジスタ段１
中を移送され、所定の結果と比較するために出力端子５
から取り出される。次に、別の異なるテストパターンを
レジスタ段１にロードする必要があり、関連の結果が集
積回路６をほぼ完璧にテストするために読み出される必
要がある。しかしながら、次のテストサイクルに対する
テストパターンとして、結果の信号パターンの少なくと
も一つを用いることもでき、その結果信号パターンが頻
繁に直列接続されたレジスタ段１中を移送されるのを回
避することができる。シフトレジスタを形成する直列接
続されたレジスタ段を用いるテストパターンのテストす
なわち発生及び読み出しの他の形態も通常のものとす
る。
【００１８】レジスタ段１はしばしばエッジ−クロック
レジスタとして動作し、このレジスタは、クロックパル
スの所定の縁例えば正の縁では、このクロック縁が現れ
かつこの信号をレジスタ段の出力部に伝送する際データ
入力部に存在する信号をロードする。このクロック縁の
前後におけるデータ入力部の信号の変化は影響を及ぼさ
ない。しかしながら、図１に示すシステムでは、同一の
クロック信号が直接各レジスタ段に供給されずに、異な
るクロックシステムが通常の動作において用いられ、か
つ、追加の論理回路を介してテストモードにおいて結合
される必要がある場合特に問題が生じる。さらに、論理
回路の組合せ回路部を駆動するレジスタ段がこの組合せ
回路部又は別の組合せ回路部から得られた信号でロード
され、この信号状態が変化するおそれがあり、したがっ
てこの場合異なる信号が対応する組合せ回路部に供給さ
れる。この組合せ回路部が他のレジスタ段の入力信号に
影響を及ぼし、このレジスタ段がクロックライン中の論
理素子によって遅延されたクロック信号を受信する場
合、他のレジスタ段は不正確な結果でロードされるおそ
れがある。このことは、レジスタ段特にテストモードと
通常の動作との間の切替えに関するレジスタ段に対して
特別の要求がなされることを意味する。
【００１９】図２はこの目的に好適なレジスタ段を示
す。このレジスタ段はエッジ−クロックメモリ段１０を
具え、このエッジ−クロックメモリ段１０を通常の構
成、例えば７４ＨＣ７４と称する集積フリップ−フロッ
プ回路とすることができる。このようなエッジ−クロッ
クメモリ段１０はライン１３に接続されたデータ入力部
と、クロックライン１６に接続されたクロック入力部
と、ライン１１に接続された少なくとも一つの出力部と
を有する。このようなメモリ段はしばしば、相補的な出
力部も有する。
【００２０】エッジ−クロックメモリ段１０をレベル−
クロックメモリ段１２に後続し、このレベル−クロック
メモリ段１２も、ライン１５に接続したデータ入力部
と、ライン１８に接続したクロック入力部と、ライン１
３に接続した出力部とを有する。このようなレベル−ク
ロックメモリ段１２は、ライン１５からのデータ信号
を、ライン１８のクロック信号の一方の値例えばハイ信
号の値に対して出力部１３に直接通過させるという特徴
を有し、この出力部がデータ入力部のデータ信号の各変
化に従う。このようなメモリ段はしたがって「トランス
ペアレントラッチ」とも称される。クロック信号が他の
信号値に変化すると、瞬時的な信号状態が維持され、出
力部のデータ信号はこの場合データ入力部における信号
変化に依存しない。
【００２１】レベル−クロックメモリ段１２をマルチプ
レクサ１４に後続し、このマルチプレクサ１４は選択さ
れる入力部の信号に応じて２個のデータ入力部１７及び
１９の一方の信号を出力部１５に通過させる。選択され
る入力部の信号がライン２６を介して供給される。
【００２２】このようなレジスタ段の動作を、図６ａの
線図を参照して詳細に説明する。この線図は三つの異な
る動作サイクルを示し、これら三つの信号波形に図２の
対応するラインの番号を付す。第１のサイクルでは、テ
ストパターンは、このテストモードにおいてシフトレジ
スタとして直列に配置されたレジスタチェーンに順次ロ
ードされる。このために、ライン２６はマルチプレクサ
１４に対する選択信号としてハイ信号を受信し、データ
入力部１９を出力部１５に接続する。このデータ入力部
１９を前段のレジスタ段の出力部に接続し、レジスタチ
ェーンの第１のレジスタ段の場合、データ入力部１９を
図１の端子４に接続する。クロックライン１８の第１の
パルスによってレベル−クロックメモリ段１２に第１の
ビットをロードし、かつ、第１のパルスがクロックライ
ン１６に現れる前にこの第１のビットをレベル−クロッ
クメモリ段１２に記憶する。ライン１３のデータ信号が
エッジ−クロックメモリ段１０にロードされ、クロック
ライン１６の第１のパルスの前縁が出力部１１に現れ
る。データライン１９とデータライン１５とで結合され
た信号の変化は、ライン１８のパルスの縁とライン１６
のパルスの前縁との間に影響を及ぼさず、したがって異
なるレジスタ段の間でのライン１６のクロック信号の遅
延が異なっても全く無害である。ライン１６及び１８の
二つのクロック信号は集積回路の外部の発信源から供給
されるので、パルス間隔を要求に応じて調整することが
できる。
【００２３】図６ａの第２の部分は、レジスタ段に接続
された論理回路の組合せ回路部からのテスト結果の伝送
中の過程を示す。ライン２６は最初にロー信号を受信
し、その結果マルチプレクサ１４は組合せ回路部の出力
部をライン１５したがってレベル−クロックメモリ段１
２のデータ入力部に結合する。ライン１８のパルスによ
り、組合せ回路部の出力信号がレベル−クロックメモリ
段１２にロードされ、この出力信号はライン１３に現れ
る。ライン１６の次のパルスの前縁により、出力信号は
ライン１８のパルスの縁の後しばらくして現れ、したが
って信号を遅延することができる。組合せ回路部によっ
て予め発生し、かつ、レベル−クロックメモリ段１２に
おいて緩衝された結果はエッジ−クロックメモリ段１０
に伝送され、出力部１１に現れる。この結果を、図６ａ
の第１の部分の信号配列に再び切り替えることにより、
レジスタ段のチェーンを通じて図１の出力端子５に移送
することができる。
【００２４】図６ａの最後の部分は通常の動作における
信号状態を示す。この場合ライン１８の信号はレベル−
クロックメモリ段１２がトランスペアレントモードで常
に動作するように常にハイであり、かつ、ライン２６の
信号は常にローである。その結果、データ入力部１７は
マルチプレクサ１４及びレベル−クロックメモリ段１２
を介してライン１３に結合される。
【００２５】その結果、クロックライン１６のパルスの
前縁によってデータライン１７の信号をエッジ−クロッ
クメモリ段１０に直接ロードし、エッジ−クロックメモ
リ段１０の信号は出力部１１にすぐに現れ、すなわちレ
ジスタ段は、単純なエッジ−クロックメモリ段のように
通常の動作モードにおいて所望の動作を行う。
【００２６】しかしながら、クロックライン１８の信号
が一時的にローに保持されると常に、レベル−クロック
メモリ段１２はデータライン１７の最終状態を保持し、
次にエッジ−クロックメモリ段１０がこの状態を維持
し、もはやデータライン１７の信号変化に応答しない。
このことは低電力のスタンバイモードでは重要となりう
る。その理由は、この場合いかなる信号変化もレジスタ
段に発生しなくなり、したがってこのレジスタ段は殆ど
電力を消費しないからである。
【００２７】図３に示すレジスタ段は図２のものと同様
の構成である。違いは基本的には２個のメモリ段を入れ
換えた点であり、すなわちエッジ−クロックメモリ段２
０にレベル−クロックメモリ段２２を後続させている。
２個のメモリ段及び（本例ではエッジ−クロックメモリ
段２０のデータ入力２５に接続された）マルチプレクサ
２４の構成を、図２の対応する段の構成と同様にするこ
とができる。
【００２８】２個のメモリ段の配列を変えることによ
り、図６ｂに示すように動作がわずかに異なるようにな
る。（図６ｂの第１の部分である）テストモードにおい
て、テストパターンの新たなビットを使用した後パルス
がクロックライン１６に発生し、この状態でこの新たな
ビットがエッジ−クロックメモリ段２０にロードされ、
ライン２１に現れる。その間レベル−クロックメモリ段
２２の出力部２３の以前の信号状態は安定のままであ
り、したがってライン１６のクロック信号の遅延時間が
異なるレジスタ段に対して互いに異なる場合でさえも問
題が発生しない。ライン２１の信号状態が出力部に伝送
されたクロックパルスは、ライン１６のクロックパルス
が出現した後、（最大時間遅延とすることができる）適
切な時間間隔が経過する前にはライン１８に現れない。
本例では発生するおそれのあるデータ信号の起こりうる
変化は、エッジ−クロックメモリ段２０したがって出力
部２３の状態に影響を及ぼすおそれがない。
【００２９】組合せ回路部のテスト結果がレジスタ段に
伝送されると、同一の過程が図２を参照して説明したよ
うにして発生するが、本例では、マルチプレクサ２４に
対するライン２６の選択信号の状態が変化した後、最初
にパルスがクロックライン１６に現れ、次にクロックラ
イン１８に現れることだけが必要である。
【００３０】通常の動作では、クロックライン１８の信
号をハイとすることにより、レベル−クロックメモリ段
２２はトランスペアレントモードで常に動作し、したが
ってエッジ−クロックメモリ段２０からのデータ信号は
ライン２１だけでなく（本例ではトランスペアレントメ
モリ段２２を経た）わずかな遅延の後出力部２３にも現
れる。
【００３１】図４に示すレジスタ段は、データ信号に対
して直列に配置された２個のみのレベル−クロックメモ
リ段３０及び３２を具える。第１のレベル−クロックメ
モリ段３０のデータ入力部もマルチプレクサ３４に後続
する。ライン２６の選択信号により、第１のデータ入力
部１７又は第２のデータ入力部１９を、レベル−クロッ
クメモリ段３０のデータ入力部を導くライン３５に結合
する。このレベル−クロックメモリ段３０のクロック入
力部はライン１６を介してクロック信号を受信する。
【００３２】レベル−クロックメモリ段３０は、ライン
３１を介してレベル−クロックメモリ段３２のデータ入
力部に接続された出力部を有する。レベル−クロックメ
モリ段３２のクロック入力部を、ライン３７を介して第
２のマルチプレクサ３６の出力部に接続し、クロックラ
イン１８に接続されたクロック入力部又はライン３９に
接続されたクロック入力部を、ライン３８の選択信号に
依存するマルチプレクサ３６により、選択出力に対して
ライン３７に結合する。
【００３３】図４のレジスタ段を図３のレジスタ段と同
様にして駆動するが、本例でもライン３８を介してテス
トモードと通常の動作との間で切り替えることが必要と
される。
【００３４】テストモードにおいて、ライン３８は、マ
ルチプレクサ３６がクロックライン１８とレベル−クロ
ックメモリ段３２のクロック入力部とを結合するような
信号を受信する。シフトレジスタモードにおいてテスト
パターンをロードするために、ライン２６は図６ｂに示
すようにハイ信号を受信し、その結果ライン１９をレベ
ル−クロックメモリ段３０のデータ入力部に結合する。
パルスがクロックライン１６に現れると、レベル−クロ
ックメモリ段３０はトランスペアレント動作に切り替え
られ、ライン１９のデータ信号はこの際ライン３１に現
れる。クロックライン１６のパルスの縁において、レベ
ル−クロックメモリ段３０の状態が保持され、これに続
いてレベル−クロックメモリ段３２がライン１８のパル
スによってトランスペアレント動作に切り替えられ、し
たがって伝送されたデータ信号はこの際出力部３３に現
れる。クロックライン１６のパルスの縁において既に、
ライン１９のデータ信号の起こりうる変化はもはやいか
なる影響も及ぼすおそれがない。したがって信頼性のあ
るシフト−レジスタ動作を得ることができる。
【００３５】テスト結果をレジスタ段にロードするため
に、ライン２６はマルチプレクサ３４の入力部を選択す
るためにロー信号を供給し、したがってデータライン１
７をこの場合ライン３５を介してレベル−クロックメモ
リ段３０に結合する。クロックライン１６の次のパルス
により、データライン１７の信号をレベル−クロックメ
モリ段３０にロードする。その間レベル−クロックメモ
リ段３０の出力部３３の信号状態は変化しないままであ
る。クロックライン３９のパルスが終了すると、レベル
−クロックメモリ段３２をトランスペアレント動作に切
り替えるためにクロックライン１８を介してパルスが供
給され、したがってデータライン１７からの信号が出力
部３３に現れる。この場合も、ライン１７のデータ信号
の変化は、クロックライン１７のパルスの終了後にはい
かなる影響も及ぼさず、したがってレジスタ段にテスト
結果を伝送する際に遅延時間の問題が生じるおそれがな
い。
【００３６】通常の動作においては、マルチプレクサ３
６は、ライン３８を介して、クロック入力部３９をライ
ン３７に結合するような選択入力部の信号を受信する。
クロックライン３９はクロックライン１６のクロックパ
ルスの反転を受信する。その結果、データ信号はクロッ
クライン１６のパルスの下でレベル−クロックメモリ段
３０にロードされ、パルスの後縁においてレベル−クロ
ックメモリ段３０のこの状態が保持される。同時にレベ
ル−クロックメモリ段３２がトランスペアレント状態に
切り替えられ、したがってレベル−クロックメモリ段３
０の保持された状態が出力部３３に現れる。したがっ
て、図４に示すレジスタ段はエッジ−クロックメモリ段
として動作し、クロックライン１６のパルスの立下がり
縁は有効である。しかしながらこのことは実質的には任
意の構成である。その理由はクロックライン１６及び３
９のパルスは互いに反転されており、例えばレジスタ段
に内在するインバータ段（図示せず）によって発生させ
ることもできるからである。
【００３７】図３に示すレジスタ段に対して、図４に示
すレジスタ段の通常の動作におけるクロックライン１８
の信号状態は問題とされない。その理由は、本例ではマ
ルチプレクサがこのクロックライン１８を出力ラインに
結合しないからである。しかしながら通常の動作におい
て、ライン３８の適切な選択信号により、クロックライ
ン１８をライン３７に結合し、かつ、このクロックライ
ン１８が常にローであるようにマルチプレクサ３６を切
り替える場合、出力部３３におけるレジスタ段の状態は
データラインの信号変化に依存せずに保持される。この
ことは、集積回路の電力消失を低減する瞬時のスタンバ
イモードを得るためには効果的である。それに対して、
両方のクロックライン１６及び１８がマルチプレクサ３
６をこのように設定するハイ信号を搬送する場合、全て
のレベル−クロックメモリ段３０及び３２したがって全
てのレジスタ段がトランスペアレント状態に切り替えら
れ、これにより全てのレジスタ段を急速に均一の初期状
態に設定することができる。
【００３８】図５に示すレジスタ段は３個のレベル−ク
ロックメモリ段４０，４２及び４６と、レベル−クロッ
クモメリ段４０及び４６とレベル−クロックメモリ段４
２との間に配置された別のデータマルチプレクサ４８を
使用するが、このレジスタ段はクロックラインの一つに
クロックマルチプレクサを有しない。ライン４９の選択
信号に応じて、別のマルチプレクサ４８は、レベル−ク
ロックメモリ段４０の出力部とレベル−クロックメモリ
段４６の出力部のうちのいずれか一方と、レベル−クロ
ックメモリ段４０のデータ入力部とをライン４５を介し
て接続する。ライン４９の選択信号により移送させるべ
きテストデータ又は組合せ回路部から入力されるべきデ
ータに切り替える第１のマルチプレクサ４４を、レベル
−クロックメモリ段４６のデータ入力部の前に配置す
る。図５に示すレジスタ段の動作を図６ｃの線図を参照
して以下詳細に説明する。この線図においても、第１の
部分はテストパターンの移送に関するものである。ライ
ン４９は、ライン１９からのデータ信号がレベル−クロ
ックメモリ段４６のデータ入力部に供給されるハイ信号
を受信する。さらに、このレベル−クロックメモリ段４
６の出力部は、マルチプレクサ４８を介してレベル−ク
ロックメモリ段４２のデータ入力部に結合される。クロ
ックライン１８のパルスの下で、データライン１９のデ
ータ信号がレベル−クロックメモリ段４６にロードさ
れ、この際このデータ信号はライン４７、マルチプレク
サ４８及びライン４５を介してレベル−クロックメモリ
段４２のデータ入力部に現れる。このレベル−クロック
メモリ段４２はクロックライン１６のロー信号のために
記憶モードとなり、したがってデータ入力部の信号に応
答しない。クロックライン１８のパルスの端部でレベル
−クロックメモリ段４２は記録モードに設定され、続い
てクロックライン１６にパルスが現れる。この状態でレ
ベル−クロックメモリ段４２は、予めロードされたデー
タ信号を出力部４３に伝送する。二つのクロックライン
１６及び１８のパルスの間の間隔が適切である場合、こ
の過程においては種々のレジスタ段に対してクロック信
号が異なる信号遅延となることを免がれる。
【００３９】データライン１７に接続された組合せ回路
部のテスト結果を入力するために、ライン４９はまずロ
ー信号を受信し、その結果データライン１７はレベル−
クロックメモリ段４６のデータ入力部に結合される。こ
のような状況ではレベル−クロックメモリ段４０の出力
部４１が同時にレベル−クロックメモリ段４２のデータ
入力部に結合されているという事実は問題ではない。そ
の理由は、クロックライン１６のロー信号のために、レ
ベル−クロックメモリ段４２はこの間データ入力部の信
号に応答しないからである。ライン１８の次のパルスの
下では、ライン１７のデータ信号はレベル−クロックメ
モリ段４６にロードされ、このパルスの端部において常
に記憶される。この場合もライン４９はハイ信号を受信
し、したがってレベル−クロックメモリ段４６の出力部
はマルチプレクサ４８を介してレベル−クロックメモリ
段４２のデータ入力部に結合される。続いてパルスがク
ロックライン１６に現れ、その結果メモリ段４２はデー
タライン１７から予め受信された信号を出力部４３に伝
送する。このようにするには、クロックライン１８と１
６の二つのパルスの間でライン４９の信号が変化するこ
とが必要である。このことを、２個のマルチプレクサ４
４及び４８を別個の選択信号で駆動する場合にのみ回避
することができる。しかしながら、このことは集積回路
に追加のラインが要求され、複雑となることが容易にわ
かる。
【００４０】通常の動作ではライン４９は常にロー信号
を受信し、したがってレベル−クロックメモリ段４０は
常にライン４１、マルチプレクサ４８及びライン４５を
介してレベル−クロックメモリ段４２のデータ入力部に
接続される。レベル−クロックメモリ段４０はデータ入
力部においてライン１７からデータ信号を受信し、クロ
ック入力部をクロックライン３９に接続する。このクロ
ックライン３９はライン１６の信号の反転信号を伝送す
る。したがって通常の動作では、図５に示すレジスタ段
は図４に示すレジスタ段と同様に動作する。図５のレジ
スタ段も、ライン４９がハイ信号を受信し、かつ、クロ
ックライン１８がライン１７のデータ信号をレベル−ク
ロックメモリ段４６にロードする単一のパルスを受信す
る際に低電力消失モードに設定することができる。ライ
ン１８の信号が常にローに保持される場合、レベル−ク
ロックメモリ段４６及び４２はもはやデータライン１７
の信号変化に応答せず、したがって電力消失が低減し、
かつ、出力部４３においてデータライン１７の最後の重
要な状態が維持される。それに対して、両方のクロック
ライン１６及び１８がライン４９のハイ信号レベルを有
するハイ信号を搬送する場合、全ての直列接続されたレ
ジスタ段を一様に選択可能な信号状態に非常に急速に設
定することができる。
【００４１】上述した全てのレジスタ段の変形例に共通
な特徴は、これらのレジスタ段をエッジ−クロックレジ
スタ段及び一つの追加のクロックラインのみが要求され
る２相クロックレジスタ段として動作させることができ
ることである。通常の動作に用いられるクロックライン
をテストモードにおける第２のクロック位相としても用
いることができ、したがって同時にテストすることがで
きる。通常の動作では、レジスタ段をエッジ−クロック
レジスタ段のみとし、これにより高速過程を得ることが
でき、一方低速の２相動作はテストモードにおいてのみ
有効となる。
【００４２】レジスタ段で用いられるレベル−クロック
メモリ段を数通りの方法で構成することができる。例と
して図７に簡単な構成を示す。このレベル−クロックメ
モリ段は、通常の構成の２個の直列接続されたインバー
タ段５０及び５２と、２個のデータ入力部５５及び５７
並びに互いに相補的な信号を受信する２個の制御入力部
５９及び５９ａを有するマルチプレクサ５４とを具え
る。メモリ段としての動作中、制御信号はクロック信号
によって形成される。
【００４３】マルチプレクサ５４は、Ｎチャネルトラン
ジスタ及びＰチャネルトランジスタ（ゲートを点で印
す）をそれぞれ具える２個の枝路を有する。マルチプレ
クサ５４の一方の状態において、すなわち制御入力部５
９がハイ信号を搬送し、かつ、制御入力部５９ａがロー
信号を搬送する場合、データ入力部５５は出力部に接続
されてインバータ段５０の入力部を導き、その結果記憶
容量を有する閉ループを形成する。ライン５１及び５３
はメモリ段の相互に反転する出力信号を生じる。
【００４４】マルチプレクサ５４の他方の状態におい
て、すなわちライン５９がロー信号を搬送し、かつ、ラ
イン５９ａがハイ信号を搬送する場合、もはや閉ループ
は形成されずデータ入力部５７がインバータ段５０の入
力部に接続され、したがってこの場合ライン５１及び５
３の信号はデータ入力部５７の信号状態に従う。
【００４５】インバータ５０及び５２も相補形ＭＯＳ技
術で構成する場合、図７に示す回路は切替え中にのみ電
力消失を示し、一定信号の場合には示さない。図８はイ
ンバータ５０及び５２を具えるレベル−クロックメモリ
段の変形例を示す。これらのインバータ５０及び５２を
例えばＮチャネルトランジスタのみによって構成し、か
つ、これらのインバータ５０及び５２は静止状態で一定
電流を搬送する。しかし本例ではマルチプレクサ５４は
更に簡単な構成であり、一方の枝路ではＮチャネルのみ
を具え、他方の枝路ではＰチャネルのみを具える。この
結果一つの制御入力部５９のみ必要とされる。この制御
入力部５９の信号がハイである場合、マルチプレクサ５
４の入力部５５がインバータ５０に結合され、したがっ
て記憶モードが得られる。また、制御入力部５９の信号
がローである場合、マルチプサクサ５４の入力部５７が
インバータ５０に結合され、したがって入力部５７のデ
ータ信号が伝送される。
【図面の簡単な説明】
【図１】テストモードにおける順序論理を有する集積回
路の構成を線図的に示す。
【図２】エッジ−クロックメモリ段とレベル−クロック
メモリ段との直列配置の例を示す。
【図３】エッジ−クロックメモリ段とレベル−クロック
メモリ段との直列配置の他の例を示す。
【図４】クロックマルチプレクサを有する２個のレベル
−クロックメモリ段を具えるレジスタ段を示す。
【図５】３個のレベル−クロックメモリ段及び別のデー
タマルチプレクサを具えるレジスタ段を示す。
【図６】図示したメモリ段の動作に対する数個のパルス
ダイヤグラムを示す。
【図７】レベル−クロックメモリ段の構成の例を示す。
【図８】レベル−クロックメモリ段の構成の他の例を示
す。
【符号の説明】
１ レジスタ段 ２ 組合せ回路部 ３ 端子 ４ 入力端子 ５ 出力端子 ６ 集積回路 １０，２０ エッジ−クロックメモリ段 １１，１３，１５，２１，２３，２５，３１，３３，３
５，３７，３８，４１，４３，４５，４７，４９，５
１，５３ ライン １２，２２，３０，３２，４０，４２，４６ レベル−
クロックメモリ段 １４，２４，３４，３６，４４，４８，５４ マルチプ
レクサ １６，１８，２６，３９ クロック入力部 １７，１９，５５，５７ データ入力部 ５０，５２ インバータ段 ５９，５９ａ 制御入力部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハラルド エーベルト ドイツ連邦共和国 8500 ニュールンベル ク 90 ミハエルシュトラーセ 52 エフ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 少なくともクロック入力部、データ入力
    部及び出力部をそれぞれ有する複数のクロックレジスタ
    段を具え、前記クロック入力部に供給されるパルスの縁
    によって、記憶しかつ前記出力部から発生するように前
    記データ入力部に供給される信号を生じさせる集積回路
    において、 前記レジスタ段はそれぞれ、少なくともクロック入力
    部、データ入力部及び出力部をそれぞれ有するエッジ−
    クロックメモリ段とレベル−クロックメモリ段との直列
    配置を具え、前記直列配置の第１のメモリ段のデータ入
    力部に、選択入力部、少なくとも２個のデータ入力部及
    びデータ出力部を有する第１のマルチプレクサを前段に
    設け、前記集積回路のテスト中、前記レジスタ段のエッ
    ジ−クロックメモリ段はこのクロック入力部で同一の第
    １のクロック信号を受信し、かつ、前記レジスタ段のレ
    ベル−クロックメモリ段は同一の第２クロック信号を受
    信し、これら第１及び第２のクロック信号は非重畳パル
    スを有し、テスト信号パターンをロードする及び読み出
    すに当たり、前記第１のマルチプレクサは前記選択入力
    部で第１の選択信号を受信してテスト信号用のデータ入
    力部をそのデータ出力部に接続し、通常の動作では、前
    記メモリ段をトランスペアレント動作に切り替えるため
    に、前記レジスタ段のレベル−クロックメモリ段のクロ
    ック入力部に第１の信号値を常に供給するようにしたこ
    とを特徴とする集積回路。
  2. 【請求項２】 少なくともクロック入力部、データ入力
    部及び出力部をそれぞれ有する複数のクロックレジスタ
    段を具え、前記クロック入力部に供給されるパルスの縁
    によって記憶しかつ前記出力部から発生するように前記
    データ入力部に供給される信号を生じさせる集積回路に
    おいて、 前記レジスタ段はそれぞれ、少なくとも１個のクロック
    入力部、データ入力部及び出力部をそれぞれ有する２個
    のレベル−クロックメモリ段の直列配置を具え、前記直
    列配置の第１のメモリ段のデータ入力部に、選択入力
    部、少なくとも２個のデータ入力部及びデータ出力部を
    有する第１のマルチプレクサを前段に設け、前記第２の
    メモリ段のクロック入力部に、選択入力部、少なくとも
    ２個のデータ入力部及びデータ出力部を有する第２のマ
    ルチプレクサを前段に設け、前記集積回路のテスト中、
    前記レジスタ段の第１のメモリ段はこれらのクロック入
    力部で同一の第１のクロック信号を受信し、前記レジス
    タ段の第２のマルチプレクサはこれらの第１のクロック
    入力部で同一の第２クロック信号を受信し、これら第１
    及び第２のクロック信号は非重畳パルスを有し、テスト
    信号パターンをロードする及び読み出すに当たり、前記
    第１のマルチプレクサは前記選択入力部で第１の選択信
    号を受信してテスト信号用のデータ入力部をそのデータ
    出力部に接続し、前記第２のマルチプレクサは前記選択
    入力部で第２の選択信号を受信して第１のクロック入力
    部をそのクロック出力部に接続し、通常の動作では、前
    記第２のマルチプレクサは、第２のクロック入力部で第
    １のクロック信号を、その選択入力部で反転の第２の選
    択信号をそれぞれ受信し、前記第２のクロック入力部を
    そのクロック出力部に接続するようにしたことを特徴と
    する集積回路。
  3. 【請求項３】 少なくともクロック入力部、データ入力
    部及び出力部をそれぞれ有する複数のクロックレジスタ
    段を具え、前記クロック入力部に供給されるパルスの縁
    によって、記憶しかつ前記出力部から発生するように前
    記データ入力部に供給される信号を生じさせる集積回路
    において、 前記レジスタ段はそれぞれ、少なくとも１個のクロック
    入力部、データ入力部及び出力部をそれぞれ有する２個
    のレベル−クロックメモリ段の直列配置を具え、選択入
    力部、少なくとも２個のデータ入力部及びデータ出力部
    を有する第１のマルチプレクサをデータ入力部に対して
    前段に設けた第３の同様なメモリ段を設け、前記マルチ
    プレクサの第１のデータ入力部を前記第１のメモリ段の
    データ入力部に接続し、選択入力部、前記第１及び第３
    のメモリ段の出力部にそれぞれ接続された２個のデータ
    入力部及び前記第２のメモリ段のデータ入力に接続され
    たデータ出力部を有する第２のマルチプレクサを設け、
    前記集積回路のテスト中、前記レジスタ段の第２のメモ
    リ段はこれらのクロック入力部で同一の第１のクロック
    信号を受信し、前記レジスタ段の第３のメモリ段はこれ
    らのクロック入力部で同一の第２クロック信号を受信
    し、これら第１及び第２のクロック信号は非重畳パルス
    を有し、テスト信号パターンをロードする及び読み出す
    に当たり、前記第１及び第２のマルチプレクサは好まし
    くは前記選択入力部で同様な第１の選択信号を受信して
    テスト信号用のデータ入力部を前記第３のメモリ段のデ
    ータ入力部に結合し、かつ、前記第３のメモリ段の出力
    部を前記第２のメモリ段のデータ入力部に結合し、テス
    ト結果をロードするに当たり、前記第１の選択信号は少
    なくとも前記第２のクロック信号のパルス持続時間の間
    に反転され、かつ、少なくとも前記第１のクロック信号
    のパルス持続時間の間には反転されず、通常の動作中に
    は前記第１のメモリ段はそのクロック入力部で反転第１
    クロック信号を受信し、前記第２のマルチプレクサは反
    転選択信号を受信し、前記第１のメモリ段の出力部を前
    記第２のメモリ段のデータ入力部に結合するようにした
    ことを特徴とする集積回路。
  4. 【請求項４】 前記レベル−クロックメモリ段はそれぞ
    れ、第４のマルチプレクサと、第１及び第２インバータ
    との直列配置を具え、前記第４のマルチプレクサは、一
    方が前記第２インバータの出力部に接続されるとともに
    他方がデータ入力部に接続された２個の入力部と、クロ
    ック入力部に接続された制御入力部と、前記第１インバ
    ータの入力部に接続れさた出力部とを有することを特徴
    とする請求項１から３のうちのいずれか１項に記載の集
    積回路。
JP12249394A 1993-06-03 1994-06-03 集積回路 Expired - Fee Related JP3461571B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4318422A DE4318422A1 (de) 1993-06-03 1993-06-03 Integrierte Schaltung mit Registerstufen
DE4318422:7 1993-06-03

Publications (2)

Publication Number Publication Date
JPH0772220A true JPH0772220A (ja) 1995-03-17
JP3461571B2 JP3461571B2 (ja) 2003-10-27

Family

ID=6489525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12249394A Expired - Fee Related JP3461571B2 (ja) 1993-06-03 1994-06-03 集積回路

Country Status (4)

Country Link
US (1) US5491699A (ja)
EP (1) EP0628832B1 (ja)
JP (1) JP3461571B2 (ja)
DE (2) DE4318422A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880595A (en) * 1995-04-28 1999-03-09 Texas Instruments Incorporated IC having memoried terminals and zero-delay boundary scan
JPH09127199A (ja) * 1995-10-30 1997-05-16 Toshiba Corp 論理回路及びその試験方法
US5969538A (en) 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
US5867036A (en) * 1996-05-29 1999-02-02 Lsi Logic Corporation Domino scan architecture and domino scan flip-flop for the testing of domino and hybrid CMOS circuits
US5907562A (en) * 1996-07-31 1999-05-25 Nokia Mobile Phones Limited Testable integrated circuit with reduced power dissipation
US6260165B1 (en) 1996-10-18 2001-07-10 Texas Instruments Incorporated Accelerating scan test by re-using response data as stimulus data
DE19724892C2 (de) * 1997-06-12 1999-06-02 Siemens Nixdorf Inf Syst Testverfahren, Testwerkzeuge und Testautomat für den Produktionstest einer digitalen Schaltunsanordnung sowie für diesen Test geeignete Schaltungsanordnung
US5920575A (en) * 1997-09-19 1999-07-06 International Business Machines Corporation VLSI test circuit apparatus and method
US6408413B1 (en) 1998-02-18 2002-06-18 Texas Instruments Incorporated Hierarchical access of test access ports in embedded core integrated circuits
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US7058862B2 (en) * 2000-05-26 2006-06-06 Texas Instruments Incorporated Selecting different 1149.1 TAP domains from update-IR state
US6456138B1 (en) 1999-04-30 2002-09-24 Bae Systems Information And Electronic Systems Integration, Inc. Method and apparatus for a single upset (SEU) tolerant clock splitter
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
KR20090028013A (ko) * 2007-09-13 2009-03-18 삼성전자주식회사 디스플레이 장치용 구동 집적회로, 이를 구비하는디스플레이 장치 및 그 셋팅 데이터 프로그램 방법
JP4626656B2 (ja) * 2008-01-28 2011-02-09 日本電気株式会社 パルスラッチ回路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2030807B (en) * 1978-10-02 1982-11-10 Ibm Latch circuit
US4441075A (en) * 1981-07-02 1984-04-03 International Business Machines Corporation Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection
US4554466A (en) * 1982-12-01 1985-11-19 International Business Machines Corp. Edge-triggered latch circuit conforming to LSSD rules
US4580137A (en) * 1983-08-29 1986-04-01 International Business Machines Corporation LSSD-testable D-type edge-trigger-operable latch with overriding set/reset asynchronous control
US5032783A (en) * 1985-10-23 1991-07-16 Texas Instruments Incorporated Test circuit and scan tested logic device with isolated data lines during testing
US4698588A (en) * 1985-10-23 1987-10-06 Texas Instruments Incorporated Transparent shift register latch for isolating peripheral ports during scan testing of a logic circuit
US4701920A (en) * 1985-11-08 1987-10-20 Eta Systems, Inc. Built-in self-test system for VLSI circuit chips
JPS6329276A (ja) * 1986-07-23 1988-02-06 Hitachi Ltd 論理ｌｓｉ
US4852061A (en) * 1987-04-30 1989-07-25 International Business Machines Corporation High density, high performance register file having improved clocking means
DE68928613T2 (de) * 1988-09-07 1998-09-24 Texas Instruments Inc Bidirektionale-Boundary-Scan-Testzelle
US4945536A (en) * 1988-09-09 1990-07-31 Northern Telecom Limited Method and apparatus for testing digital systems
US5150366A (en) * 1990-08-01 1992-09-22 International Business Machines Corp. Reduced delay circuits for shift register latch scan strings
US5130568A (en) * 1990-11-05 1992-07-14 Vertex Semiconductor Corporation Scannable latch system and method
US5349587A (en) * 1992-03-26 1994-09-20 Northern Telecom Limited Multiple clock rate test apparatus for testing digital systems
US5390190A (en) * 1992-05-29 1995-02-14 Sun Microsystems, Inc. Inter-domain latch for scan based design
EP0632384A1 (en) * 1993-06-30 1995-01-04 International Business Machines Corporation High speed and programmable array clock generator circuit for abist semiconductor memory chips
US5381420A (en) * 1993-12-22 1995-01-10 Honeywell Inc. Decoupled scan path interface

Also Published As

Publication number Publication date
DE59409987D1 (de) 2002-01-17
EP0628832A3 (de) 1997-11-05
DE4318422A1 (de) 1994-12-08
EP0628832A2 (de) 1994-12-14
EP0628832B1 (de) 2001-12-05
JP3461571B2 (ja) 2003-10-27
US5491699A (en) 1996-02-13

Similar Documents

Publication Publication Date Title
JP3461571B2 (ja) 集積回路
JP2725258B2 (ja) 集積回路装置
US5742617A (en) Controller for implementing scan testing
US4860290A (en) Logic circuit having individually testable logic modules
US4733405A (en) Digital integrated circuit
US5870411A (en) Method and system for testing self-timed circuitry
US4267463A (en) Digital integrated circuit
JP4361681B2 (ja) Ａｓｉｃ用試験回路
US5973529A (en) Pulse-to-static conversion latch with a self-timed control circuit
US5406216A (en) Technique and method for asynchronous scan design
US5530706A (en) Non-destructive sampling of internal states while operating at normal frequency
JPH0396881A (ja) 制御信号の生成方法および生成装置
US5596584A (en) Single clock scan latch
US20020073369A1 (en) Method and apparatus for controlling and observing data in a logic block-based asic
US4424581A (en) Logic circuit with a test capability
US6467044B1 (en) On-board clock-control templates for testing integrated circuits
US5068881A (en) Scannable register with delay test capability
US5043985A (en) Integrated circuit testing arrangement
EP0702241B1 (en) Structural and performance scan test
JPH0785099B2 (ja) 半導体集積回路装置
KR920001083B1 (ko) 논리회로의 테스트용이화회로
US5912900A (en) Method and system for testing self-timed circuitry
GB2218816A (en) Testing integrated circuits
US20100231281A1 (en) Self-test design methodology and technique for root-gated clocking structure
JPS59180467A (ja) 論理回路の試験方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees