JPH0772853B2 - 非線形発振を使用する記憶装置 - Google Patents
非線形発振を使用する記憶装置Info
- Publication number
- JPH0772853B2 JPH0772853B2 JP2259538A JP25953890A JPH0772853B2 JP H0772853 B2 JPH0772853 B2 JP H0772853B2 JP 2259538 A JP2259538 A JP 2259538A JP 25953890 A JP25953890 A JP 25953890A JP H0772853 B2 JPH0772853 B2 JP H0772853B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- oscillation
- output
- digital signal
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は非線形発振を使用する記憶装置に関し、特
に、遅延微分方程式によってその動作が表わされる遅延
フィードバック発振器の非線形発振を利用した記憶装置
に関する。
に、遅延微分方程式によってその動作が表わされる遅延
フィードバック発振器の非線形発振を利用した記憶装置
に関する。
［従来の技術］ 本願発明者は、非線形発振を使用するメモリを特開平２
−115820号において提案した。
−115820号において提案した。
第２図は上述の提案された非線形発振を使用するメモリ
の概略ブロック図である。第２図を参照して、非線形発
振を使用するメモリは、光源１とフィードバック変調器
10と光路３とスイッチ制御部20と出力プロセッサ40とか
ら構成されている。光源１とフィードバック変調器10と
光路３は、遅延フィードバック発振器２を構成してい
る。光源１からの光ビームはフィードバック変調器10に
与えられる。フィードバック変調器10は可変直流電圧発
生器６から与えられる直流電圧に応じて光ビームを変調
し、出力光ビームS21を出力する。この出力光ビームS21
は鏡31と32とを含む光路３に伝送される。鏡32は出力光
ビームS21を出力光ビームS7とフィードバックビームS22
とに分割する。フィードバックビームS22は光検出器４
によって検出され、直流信号S32に変換されて直流増幅
器５に与えられる。直流増幅器５はスイッチ制御部20か
ら与えられるバイアスパラメータ信号S10に応じて利得
が可変できるようにされており、この直流増幅器５の出
力信号S31は可変直流電圧発生器６に与えられる。可変
直流電圧発生器６はスイッチ制御部20から与えられるシ
ード信号S9に基づいてバイアス電圧が可変できるように
されていて、シード信号S9に応じたバイアス電圧S30を
電気光学変調器７に与える。
の概略ブロック図である。第２図を参照して、非線形発
振を使用するメモリは、光源１とフィードバック変調器
10と光路３とスイッチ制御部20と出力プロセッサ40とか
ら構成されている。光源１とフィードバック変調器10と
光路３は、遅延フィードバック発振器２を構成してい
る。光源１からの光ビームはフィードバック変調器10に
与えられる。フィードバック変調器10は可変直流電圧発
生器６から与えられる直流電圧に応じて光ビームを変調
し、出力光ビームS21を出力する。この出力光ビームS21
は鏡31と32とを含む光路３に伝送される。鏡32は出力光
ビームS21を出力光ビームS7とフィードバックビームS22
とに分割する。フィードバックビームS22は光検出器４
によって検出され、直流信号S32に変換されて直流増幅
器５に与えられる。直流増幅器５はスイッチ制御部20か
ら与えられるバイアスパラメータ信号S10に応じて利得
が可変できるようにされており、この直流増幅器５の出
力信号S31は可変直流電圧発生器６に与えられる。可変
直流電圧発生器６はスイッチ制御部20から与えられるシ
ード信号S9に基づいてバイアス電圧が可変できるように
されていて、シード信号S9に応じたバイアス電圧S30を
電気光学変調器７に与える。
スイッチ制御部20は入力信号S1に基づいて、バイアスパ
ラメータ信号S10とシード信号S9を発生し、フィードバ
ック変調器10に与えるものである。入力信号S1はｎビッ
ト２進ディジタル信号を含む。スイッチ制御部20はバイ
アスパラメータ変調器21とシード発生器22とシードパラ
メータコーダ23と内部クロック発生器24とから構成され
ている。シードパラメータコーダ23は２進ディジタル信
号からシードパラメータ変調コード信号S13に変換す
る。内部クロック発生器24はビット数を示す信号入力S2
と書込信号S3を受け、バイアスパラメータ変調器21とシ
ード発生器22で用いるためのタイミング信号S11,S12を
発生する。タイミング信号S11はtSで始まる長さδの時
間間隔を示し、タイミング信号S12はtSで始まる長さT1/
2の間隔を示す。シード発生器22はタイミング信号S11と
S12とによって決定されるタイミングに基づいて、コー
ド信号S13からシード信号S9を発生して、シード振幅と
オフセットの基準の組を用いる。バイアスパラメータ変
調器21はタイミング信号S12によって決定されるタイミ
ングに基づいて、バイアスパラメータ信号S10を変化さ
せ、バイアス値の基準組を用いる。
ラメータ信号S10とシード信号S9を発生し、フィードバ
ック変調器10に与えるものである。入力信号S1はｎビッ
ト２進ディジタル信号を含む。スイッチ制御部20はバイ
アスパラメータ変調器21とシード発生器22とシードパラ
メータコーダ23と内部クロック発生器24とから構成され
ている。シードパラメータコーダ23は２進ディジタル信
号からシードパラメータ変調コード信号S13に変換す
る。内部クロック発生器24はビット数を示す信号入力S2
と書込信号S3を受け、バイアスパラメータ変調器21とシ
ード発生器22で用いるためのタイミング信号S11,S12を
発生する。タイミング信号S11はtSで始まる長さδの時
間間隔を示し、タイミング信号S12はtSで始まる長さT1/
2の間隔を示す。シード発生器22はタイミング信号S11と
S12とによって決定されるタイミングに基づいて、コー
ド信号S13からシード信号S9を発生して、シード振幅と
オフセットの基準の組を用いる。バイアスパラメータ変
調器21はタイミング信号S12によって決定されるタイミ
ングに基づいて、バイアスパラメータ信号S10を変化さ
せ、バイアス値の基準組を用いる。
出力プロセッサ40は、光検出器17の検出信号S8を受け、
ディジタル信号に変換するものであり、復号化回路41と
ゲート回路42とインターフェイス43とを含む。光検出器
17の検出信号S8は復号化回路41に与えられ、復号化回路
41はその検出信号S8を復号化して周期ディジタル信号シ
ーケンスS14を出力してゲート回路42に与える。ゲート
回路42は内部クロック発生器24から与えられるタイミン
グ信号S12と入力読出信号S5とを用いてゲート化し、２
進ワード信号S15をインターフェイス43に与える。イン
ターフェイス43には、システムクロック信号S4が与えら
れていて、インターフェイス43はこのシステムクロック
信号S4に基づいて、２進ワード信号S15から２進ワード
信号S6を出力する。
ディジタル信号に変換するものであり、復号化回路41と
ゲート回路42とインターフェイス43とを含む。光検出器
17の検出信号S8は復号化回路41に与えられ、復号化回路
41はその検出信号S8を復号化して周期ディジタル信号シ
ーケンスS14を出力してゲート回路42に与える。ゲート
回路42は内部クロック発生器24から与えられるタイミン
グ信号S12と入力読出信号S5とを用いてゲート化し、２
進ワード信号S15をインターフェイス43に与える。イン
ターフェイス43には、システムクロック信号S4が与えら
れていて、インターフェイス43はこのシステムクロック
信号S4に基づいて、２進ワード信号S15から２進ワード
信号S6を出力する。
次に、第２図に示した非線形発振を使用するメモリの動
作について説明する。遅延フィードバック発振器２はそ
の動作が遅延微分方程式で表わされ遅延フィードバック
利得があるしきい値以上になると発振を開始する。フィ
ードバックの遅延時間をtrとすると、周期T12trの基
本波発振と周期TnT1/n（ｎは奇数）のｎ次高調波発振
がある。遅延フィードバック利得の増加に伴ない、発振
状態は山と谷のレベルがそれぞれ2(m-1)個に分裂し、か
つ周期が2(m-1)T1であるような発振状態に次々と倍周期
分岐を起こす。発振状態は高調波次数ｎと分岐次数ｍに
よってラベル（n,m）が付けられる。（n,m）の発振状態
にはレベルの異なる山あるいは谷の並び方の違いによ
り、位相を特定する場合は2n(m-1)個の状態が存在す
る。
作について説明する。遅延フィードバック発振器２はそ
の動作が遅延微分方程式で表わされ遅延フィードバック
利得があるしきい値以上になると発振を開始する。フィ
ードバックの遅延時間をtrとすると、周期T12trの基
本波発振と周期TnT1/n（ｎは奇数）のｎ次高調波発振
がある。遅延フィードバック利得の増加に伴ない、発振
状態は山と谷のレベルがそれぞれ2(m-1)個に分裂し、か
つ周期が2(m-1)T1であるような発振状態に次々と倍周期
分岐を起こす。発振状態は高調波次数ｎと分岐次数ｍに
よってラベル（n,m）が付けられる。（n,m）の発振状態
にはレベルの異なる山あるいは谷の並び方の違いによ
り、位相を特定する場合は2n(m-1)個の状態が存在す
る。
スイッチ制御部20は入力信号S1の情報に基づいて、2
n(m-1)個の異なる発振状態のうちの１つを選択的に発振
させる動作をする。すなわち、入力信号S1の情報をｎ
（ｍ−１）ビットのディジタル信号列で表わし、これを
山あるいは谷のレベルの違いに反映させた周期2(m-1)T1
の発振波形の形態で遅延フィードバック発振器２に記憶
する。
n(m-1)個の異なる発振状態のうちの１つを選択的に発振
させる動作をする。すなわち、入力信号S1の情報をｎ
（ｍ−１）ビットのディジタル信号列で表わし、これを
山あるいは谷のレベルの違いに反映させた周期2(m-1)T1
の発振波形の形態で遅延フィードバック発振器２に記憶
する。
出力プロセッサ40はフィードバックループから分岐して
取出された光検出器17の検出信号S8を復号化回路41によ
って2(m-1)T1周期ディジタル信号S14とし、入力読出信
号S5でゲート化し、システムクロック信号S4に基づい
て、２進ワード化信号S6を出力する。
取出された光検出器17の検出信号S8を復号化回路41によ
って2(m-1)T1周期ディジタル信号S14とし、入力読出信
号S5でゲート化し、システムクロック信号S4に基づい
て、２進ワード化信号S6を出力する。
［発明が解決しようとする課題］ 上述の第２図に示した非線形発振を使用するメモリにお
いて、（n,m）の発振状態には異なるレベルの山あるい
は谷の並び方により、2(m-1)個の異なる発振状態が存在
し、１つの（n,m）の発振状態には、ｎ（ｍ−１）ビッ
トの情報が記憶されている。この情報を外部システムに
読出すためには、遅延フィードバック発振器２の発振の
位相が外部システムクロック信号と一定の関係に保たれ
ていることと、復号化回路41から得られる2(m-1)T1周期
ディジタル信号列S14の位相を特定して、これに含まれ
るｎ（ｍ−１）ビットのディジタル信号列の先頭を特定
する必要がある。
いて、（n,m）の発振状態には異なるレベルの山あるい
は谷の並び方により、2(m-1)個の異なる発振状態が存在
し、１つの（n,m）の発振状態には、ｎ（ｍ−１）ビッ
トの情報が記憶されている。この情報を外部システムに
読出すためには、遅延フィードバック発振器２の発振の
位相が外部システムクロック信号と一定の関係に保たれ
ていることと、復号化回路41から得られる2(m-1)T1周期
ディジタル信号列S14の位相を特定して、これに含まれ
るｎ（ｍ−１）ビットのディジタル信号列の先頭を特定
する必要がある。
通常、遅延フィードバック発振器２の自走発振と外部の
基準クロック信号との位相関係を、長時間にわたって一
定に保つことは困難である。したがって、第２図に示し
た従来の非線形発振を使用するメモリでは、遅延フィー
ドバック発振器２の発振が自走状態となり、システムク
ロック信号S4との位相関係を、長時間にわたって一定に
保つことは困難であるという欠点があった。したがっ
て、システムクロック信号S4に同期して出力情報を読出
すことも、ｎ（ｍ−１）ビットのディジタル信号列の先
頭を特定することも困難であり、その対策が必要とされ
る。
基準クロック信号との位相関係を、長時間にわたって一
定に保つことは困難である。したがって、第２図に示し
た従来の非線形発振を使用するメモリでは、遅延フィー
ドバック発振器２の発振が自走状態となり、システムク
ロック信号S4との位相関係を、長時間にわたって一定に
保つことは困難であるという欠点があった。したがっ
て、システムクロック信号S4に同期して出力情報を読出
すことも、ｎ（ｍ−１）ビットのディジタル信号列の先
頭を特定することも困難であり、その対策が必要とされ
る。
それゆえ、この発明の主たる目的は、遅延フィードバッ
ク発振器の位相を外部基準クロック信号に同期させて、
記憶されている情報を外部基準クロック信号に同期して
読出すことのできるような非線形発振を使用する記憶装
置を提供することである。
ク発振器の位相を外部基準クロック信号に同期させて、
記憶されている情報を外部基準クロック信号に同期して
読出すことのできるような非線形発振を使用する記憶装
置を提供することである。
［課題を解決するための手段］ この発明はディジタル信号に応じて、バイアス信号とシ
ード信号とを発生する制御信号発生手段と、印加電圧に
応じて光源から発生された光信号の強度を変化させて光
路に伝送し、伝送された光を検出し、その検出信号をバ
イアス信号に応じた利得で増幅し、その増幅出力を受け
てシード信号に応じてバイアス電圧を変化させて光源か
ら発生された光信号を変調する遅延フィードバック発振
器と、光路に伝送された受信信号を検出して元のディジ
タル信号を出力する出力手段とを備えた非線形発振を使
用する記憶装置であって、遅延フィードバック発振器の
非線形発振の位相を外部基準クロック信号に同期させる
同期化手段と、出力手段から出力される元のディジタル
信号を外部クロック信号に同期させるゲート手段とを備
えて構成される。
ード信号とを発生する制御信号発生手段と、印加電圧に
応じて光源から発生された光信号の強度を変化させて光
路に伝送し、伝送された光を検出し、その検出信号をバ
イアス信号に応じた利得で増幅し、その増幅出力を受け
てシード信号に応じてバイアス電圧を変化させて光源か
ら発生された光信号を変調する遅延フィードバック発振
器と、光路に伝送された受信信号を検出して元のディジ
タル信号を出力する出力手段とを備えた非線形発振を使
用する記憶装置であって、遅延フィードバック発振器の
非線形発振の位相を外部基準クロック信号に同期させる
同期化手段と、出力手段から出力される元のディジタル
信号を外部クロック信号に同期させるゲート手段とを備
えて構成される。
［作用］ この発明に係る非線形発振を使用する記憶装置は、遅延
フィードバック発振器の非線形発振の位相を外部基準ク
ロック信号に同期化し、出力される元のディジタル信号
を外部クロック信号に同期させてディジタル信号を読出
すようにしたので、正確かつ安定に情報を読出すことが
できる。
フィードバック発振器の非線形発振の位相を外部基準ク
ロック信号に同期化し、出力される元のディジタル信号
を外部クロック信号に同期させてディジタル信号を読出
すようにしたので、正確かつ安定に情報を読出すことが
できる。
［発明の実施例］ 第１図はこの発明の一実施例の概略ブロック図である。
この第１図に示した実施例は、以下の点を除いて、前述
の第２図と同様にして構成される。すなわち、システム
クロック信号S4と同一の周波数でバイアスパラメータを
変調してバイアスパラメータ信号S10に微小の周期的信
号を重ねる変調回路50と、システムクロック信号S4でゲ
ート回路42のゲートタイミングを取るゲートタイミング
回路60とが新たに設けられ、第２図で示した外部クロッ
ク発生回路24からゲート回路42に与えられていたタイミ
ング信号S12が省略される。
この第１図に示した実施例は、以下の点を除いて、前述
の第２図と同様にして構成される。すなわち、システム
クロック信号S4と同一の周波数でバイアスパラメータを
変調してバイアスパラメータ信号S10に微小の周期的信
号を重ねる変調回路50と、システムクロック信号S4でゲ
ート回路42のゲートタイミングを取るゲートタイミング
回路60とが新たに設けられ、第２図で示した外部クロッ
ク発生回路24からゲート回路42に与えられていたタイミ
ング信号S12が省略される。
次に、動作について説明する。遅延フィードバック発振
器２の遅延フィードバック利得を、自走発振周波数の整
数比に近い周波数を有する外部信号で変調すると、発振
の位相が外部信号の位相に固定される。したがって、変
調回路50によってシステムクロック信号S4の周波数を遅
延フィードバック発振器２の自走発振周波数の整数比に
近い周波数を選んでバイアスパラメータを変調し、従来
のバイアスパラメータ信号S10に微小の周期信号を重ね
ると、発振の位相がシステムクロック信号S4の位相に固
定され、システムクロック信号S4との位相関係が常に一
定に保たれる。したがって、2(m-1)T1周期ディジタル信
号列S14とシステムクロック信号S4との位相関係も一定
に保たれ、記憶情報をシステムクロック信号S4に同期し
たディジタル信号として読出すことができる。
器２の遅延フィードバック利得を、自走発振周波数の整
数比に近い周波数を有する外部信号で変調すると、発振
の位相が外部信号の位相に固定される。したがって、変
調回路50によってシステムクロック信号S4の周波数を遅
延フィードバック発振器２の自走発振周波数の整数比に
近い周波数を選んでバイアスパラメータを変調し、従来
のバイアスパラメータ信号S10に微小の周期信号を重ね
ると、発振の位相がシステムクロック信号S4の位相に固
定され、システムクロック信号S4との位相関係が常に一
定に保たれる。したがって、2(m-1)T1周期ディジタル信
号列S14とシステムクロック信号S4との位相関係も一定
に保たれ、記憶情報をシステムクロック信号S4に同期し
たディジタル信号として読出すことができる。
一方、ゲートタイミング回路60は、システムクロック信
号S4から2(m-1)T1周期タイミング信号を生成してゲート
回路42に供給すると、2(m-1)T1周期ディジタル信号列S1
4に含まれるｎ（ｍ−１）ビットのディジタル信号列の
先頭の特定とゲート化を行ない、必要なｎ（ｍ−１）ビ
ットのみの情報を信号S15としてインターフェイス43に
供給できる。すなわち、第２図に示した従来例ではゲー
ト回路42はタイミング信号S12と入力読出信号S5とを用
いてゲート化し、２進ワード信号S15をインターフェイ
ス43に与えていたのに対し、この実施例では、外部タイ
ミング信号S12に代えて、ゲートタイミング回路60の出
力のタイミング信号と、入力読出信号S5とに基づいてゲ
ート化を行ない、信号S15をインターフェイス43に与え
る。したがって、インターフェイス43では、記憶情報を
システムクロック信号S4に同期したｎ（ｍ−１）ビット
のディジタル信号として出力することができる。
号S4から2(m-1)T1周期タイミング信号を生成してゲート
回路42に供給すると、2(m-1)T1周期ディジタル信号列S1
4に含まれるｎ（ｍ−１）ビットのディジタル信号列の
先頭の特定とゲート化を行ない、必要なｎ（ｍ−１）ビ
ットのみの情報を信号S15としてインターフェイス43に
供給できる。すなわち、第２図に示した従来例ではゲー
ト回路42はタイミング信号S12と入力読出信号S5とを用
いてゲート化し、２進ワード信号S15をインターフェイ
ス43に与えていたのに対し、この実施例では、外部タイ
ミング信号S12に代えて、ゲートタイミング回路60の出
力のタイミング信号と、入力読出信号S5とに基づいてゲ
ート化を行ない、信号S15をインターフェイス43に与え
る。したがって、インターフェイス43では、記憶情報を
システムクロック信号S4に同期したｎ（ｍ−１）ビット
のディジタル信号として出力することができる。
［発明の効果］ 以上のように、この発明によれば、遅延フィードバック
発振器に発振波形の形態で記憶された情報を、外部基準
クロック信号に同期したディジタル信号として、正確か
つ安定に読出すことができる。
発振器に発振波形の形態で記憶された情報を、外部基準
クロック信号に同期したディジタル信号として、正確か
つ安定に読出すことができる。
第１図はこの発明の一実施例の概略ブロック図である。
第２図は従来の非線形発振を使用するメモリの概略ブロ
ック図である。 図において、１は光源、２は遅延フィードバック発振
器、３は光路、４は光検出器、５は直流増幅器、６は可
変直流電圧発生器、10はフィードバック変調器、17は光
検出器、20はスイッチ制御部、40は出力プロセッサ、50
は変調回路、60はゲートタイミング回路を示す。
第２図は従来の非線形発振を使用するメモリの概略ブロ
ック図である。 図において、１は光源、２は遅延フィードバック発振
器、３は光路、４は光検出器、５は直流増幅器、６は可
変直流電圧発生器、10はフィードバック変調器、17は光
検出器、20はスイッチ制御部、40は出力プロセッサ、50
は変調回路、60はゲートタイミング回路を示す。
Claims (1)
- 【請求項１】ディジタル信号に応じて、バイアス信号と
シード信号とを発生する制御信号発生手段と、 印加電圧に応じて光源から発生された光信号の強度を変
化させて光路に伝送し、伝送された光を検出し、その検
出信号を前記バイアス信号に応じた利得で増幅し、その
増幅出力を受けて前記シード信号に応じてバイアス電圧
を変化させて前記光源から発生された光信号を変調する
遅延フィードバック発振器と、 前記光路に伝送された光信号を検出して元のディジタル
信号を出力する出力手段とを備え、非線形発振を使用す
る記憶装置において、 前記遅延フィードバック発振器の非線形発振の位相を外
部基準クロック信号に同期させる同期化手段と、 前記出力手段から出力される元のディジタル信号を前記
外部クロック信号に同期させるゲート手段とを備えた、
非線形発振を使用する記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259538A JPH0772853B2 (ja) | 1990-09-27 | 1990-09-27 | 非線形発振を使用する記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259538A JPH0772853B2 (ja) | 1990-09-27 | 1990-09-27 | 非線形発振を使用する記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04135220A JPH04135220A (ja) | 1992-05-08 |
| JPH0772853B2 true JPH0772853B2 (ja) | 1995-08-02 |
Family
ID=17335504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259538A Expired - Fee Related JPH0772853B2 (ja) | 1990-09-27 | 1990-09-27 | 非線形発振を使用する記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772853B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2684200B2 (ja) * | 1988-10-26 | 1997-12-03 | 株式会社 エイ・ティ・アール光電波通信研究所 | 発振をスイッチングする方法と、この方法を用いたディジタル制御の光信号発生器と、この方法を用いた非線形発振を使用するメモリ |
-
1990
- 1990-09-27 JP JP2259538A patent/JPH0772853B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04135220A (ja) | 1992-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW336313B (en) | Phase locked loop system and method for use in a data channel | |
| JPS63281519A (ja) | 同期クロック信号発生装置 | |
| KR950034180A (ko) | 광 디스크 장치 | |
| JPH0772853B2 (ja) | 非線形発振を使用する記憶装置 | |
| US5162871A (en) | Fiber optic gyro using alternating bias phase and bias correction | |
| US6628855B1 (en) | Optical differentiation device | |
| JPH05323245A (ja) | 光変調制御方式 | |
| US5612938A (en) | Correcting recorded marks and land lengths taken from an optical disk | |
| JP2684200B2 (ja) | 発振をスイッチングする方法と、この方法を用いたディジタル制御の光信号発生器と、この方法を用いた非線形発振を使用するメモリ | |
| US7266309B2 (en) | Apparatus and method for stabilizing bias voltage for pulse generating modulator | |
| JPH0743940B2 (ja) | 非線形発振を用いる情報の記憶方法及び装置 | |
| KR100200826B1 (ko) | 위상동기 일치회로 | |
| JPS62215917A (ja) | 光パルス列に同期した電気信号発生装置 | |
| JP2700502B2 (ja) | 信号発生器の適応制御方法 | |
| JPS62274948A (ja) | フレーム同期装置 | |
| JPS60235543A (ja) | 光位相変調方法 | |
| JPH10303812A (ja) | バイナリ信号の整形方法および装置 | |
| KR100258558B1 (ko) | 8-14 변조 플러스용 디지탈 위상 궤환 루프 | |
| JP2698455B2 (ja) | ビット同期回路 | |
| JP2595695B2 (ja) | パルス幅補正回路 | |
| JPS60199244A (ja) | レ−ザ駆動方式 | |
| JPS59205837A (ja) | パルス光変調方法 | |
| JP2529238B2 (ja) | クロツク信号再生装置 | |
| KR960024876A (ko) | 디지탈 오디오신호의 변조장치 | |
| KR970029601A (ko) | 고배속 광 디스크 재생 장치의 주파수 합성기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |