JPH0772869B2

JPH0772869B2 - デ−タ処理装置

Info

Publication number: JPH0772869B2
Application number: JP62116621A
Authority: JP
Inventors: 正敏冨永
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-05-12
Filing date: 1987-05-12
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: JPS63280339A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ処理装置に関し、特に２台のデータ処理
ユニットに同時に同一の動作を実行させてエラーを検出
する２重比較方式のデータ処理装置に関する。

〔従来の技術〕

データ処理装置のデータインテグリティを向上させるた
めに２台のデータ処理ユニットに同じ処理を実行させる
２重化比較方式には従来から各種のものが存在するが、
その代表的な一例には、COMPUTER（Volume17,Number 8,
August′84）で紹介されているIntel432:A VLSI Arch
itecture for Fault Tolerant Computer Systemに
示されるFunctional Redundancy Checkingと呼ばれる
ものがある。

このIntel432のコンピュータでは、制御記憶を内蔵した
２台のGDP（Generalized Data Processor）をバスに
接続し、一方のGDPをマスタ、他方のGDPをチェッカと定
義して同時に同一の動作を実行させている。マスタとな
ったGDPはバスにデータを出力し、チェッカとなったGDP
はマスタのGDPがバスに出力したデータを入力し自己の
内部データと比較チェックしてエラーを検出している。

〔発明が解決しようとする問題点〕

上述した従来の２重化比較方式を採用したデータ処理装
置は、制御記憶がパリティ等の手段により容易にエラー
検出が可能であるにもかかわらず、第６図に示すように
データ処理ユニット１および２毎に制御記憶３および４
をそれぞれ有する構成となっているので、本来１重でよ
い制御記憶が２重化されており、ハードウェア価格も高
く信頼性も低いという欠点がある。

また、従来の２重化比較方式を採用したデータ処理装置
は、第６図に示すように、２台のデータ処理ユニット１
および２がバス５に接続され、マスタとなったデータ処
理ユニットがバス５にデータを出力し、チェッカとなっ
たデータ処理ユニットがバス５に出力されたデータを入
力し自データ処理ユニットの内部データと比較チェック
しており、外部へのバス出力のみを比較チェックしてい
るので、誤動作の結果がバス出力に現われるまでに時間
がかかる場合があって、このような場合には誤動作の検
出が遅れてしまうという欠点もある。

本発明の目的は、上述の点に鑑み、制御記憶を１重にす
るとともにバス出力の比較チェックに加えて制御記憶か
らのマイクロプログラムの読出しアドレス（以下、マイ
クロアドレスと称する）の比較チェックを行うことによ
り、低価格で信頼性も高くかつ誤動作の検出タイミング
も早いデータ処理装置を提供することにある。

〔問題点を解決するための手段〕

本発明のデータ処理装置は、制御記憶から読み出された
マイクロ命令によりコントロールされる２台のデータ処
理ユニツトを設け同時に同一の処理を実行せしめて動作
チェックを行う２重化比較方式のデータ処理装置におい
て、１台の制御記憶と、この制御記憶からマイクロ命令
を読み出すためのマイクロアドレスを格納するマイクロ
アドレスレジスタと、このマイクロアドレスレジスタの
出力で前記制御記憶を駆動するとともに他方のデータ処
理ユニットのレシーバ回路に接続された非能動状態を有
するドライバ回路と、前記他方のデータ処理ユニットの
ドライバ回路の出力を受信するように接続されたレシー
バ回路と、このレシーバ回路の出力と前記マイクロアド
レスレジスタの出力とを比較して不一致時にエラー報告
信号を発生する第１の比較回路と、前記制御記憶の読出
しデータであるマイクロ命令を受信して格納するマイク
ロ命令レジスタと、このマイクロ命令レジスタの出力を
デコードして演算回路を制御する制御回路と、システム
バスに出力すべきデータに対してパリティを発生するパ
リティ発生回路，このパリティ発生回路によりパリティ
が発生されたシステムバスに出力すべきデータを一時的
に格納するデータアウトレジスタ，このデータアウトレ
ジスタのデータ部とシステムバス上のデータ部とを比較
する第２の比較回路，および前記データアウトレジスタ
のパリティビットとシステムバス上のパリティビットと
を比較する第３の比較回路を含むシステムバスインタフ
ェース部とをそれぞれ含む２台のデータ処理ユニット
と、一方のデータ処理ユニットがマイクロアドレスを前
記制御記憶に向けて駆動するときに他方のデータ処理ユ
ニットが一方のデータ処理ユニットが前記制御記憶を駆
動したマイクロアドレスを受信して自データ処理ユニッ
ト内のマイクロアドレスと比較チェックして不一致のと
きにエラー報告信号を出力するように前記ドライバ回路
の能動状態と非能動状態とを選択的に指示するとともに
前記比較回路の出力の有効と無効とを選択的に指示し、
一方のデータ処理ユニットがデータ部およびパリティビ
ットをシステムバスに出力するときに他方のデータ処理
ユニットが自らのシステムバスに出力すべきデータ部お
よびパリティ部とシステムバス上のデータ部およびパリ
ティ部とを比較するように前記第２の比較回路および前
記第３の比較回路を選択的に設定するとともに前記第２
の比較回路および前記第３の比較回路で不一致が検出さ
れたときにエラー報告信号を出力するように選択的に設
定する動作モード指定手段とを有する。

〔作用〕

本発明のデータ処理装置では、２台のデータ処理ユニッ
トのマイクロアドレスレジスタが制御記憶からマイクロ
命令を読み出すためのマイクロアドレスを格納し、非能
動状態を有するドライバ回路がマイクロアドレスレジス
タの出力で制御記憶を駆動するとともに他方のデータ処
理ユニットのレシーバ回路に接続され、レシーバ回路が
他方のデータ処理ユニットのドライバ回路の出力を受信
するように接続され、第１の比較回路がレシーバ回路の
出力とマイクロアドレスレジスタの出力とを比較して不
一致時にエラー報告信号を発生し、マイクロ命令レジス
タが制御記憶の読出しデータであるマイクロ命令を受信
して格納し、制御回路がマイクロ命令レジスタの出力を
デコードして演算回路を制御し、システムバスインタフ
ェース部のパリティ発生回路がシステムバスに出力すべ
きデータに対してパリティを発生し、データアウトレジ
スタがパリティ発生回路によりパリティが発生されたシ
ステムバスに出力すべきデータを一時的に格納し、第２
の比較回路がデータアウトレジスタのデータ部とシステ
ムバス上のデータ部とを比較し、第３の比較回路がデー
タアウトレジスタのパリティビットとシステムバス上の
パリティビットとを比較する。動作モード指定手段が一
方のデータ処理ユニットがマイクロアドレスを制御記憶
に向けて駆動するときに他方のデータ処理ユニットが一
方のデータ処理ユニットが制御記憶を駆動したマイクロ
アドレスを受信して自データ処理ユニット内のマイクロ
アドレスと比較チェックして不一致のときにエラー報告
信号を出力するようにドライバ回路の能動状態と非能動
状態とを選択的に指示するとともに比較回路の出力の有
効と無効とを選択的に指示する。また、動作モード指定
手段が一方のデータ処理ユニットがデータ部およびパリ
ティビットをシステムバスに出力するときに他方のデー
タ処理ユニットが自らのシステムバスに出力すべきデー
タ部およびパリティ部とシステムバス上のデータ部およ
びパリティ部とを比較するように第２の比較回路および
第３の比較回路を選択的に設定するとともに第２の比較
回路および第３の比較回路で不一致が検出されたときに
エラー報告信号を出力するように選択的に設定する。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第５図は、本発明の一実施例のデータ処理装置の要部を
示すブロック図である。本実施例のデータ処理装置で
は、２台のデータ処理ユニット（EPU＃０およびEPU＃
１）100および200がシステムバス800に共通に接続され
ているとともに、１台の制御記憶（CS）300にそれぞれ
接続されている。本実施例のデータ処理装置が、第６図
に示した従来のデータ処理装置に比較して異なる点は、
制御記憶300が１つであることならびに比較データがバ
ス出力およびマイクロアドレスの２つであることであ
る。

第４図は、本実施例のデータ処理装置の構成を示すブロ
ック図である。このデータ処理装置は、データ処理ユニ
ット100および200と、制御記憶300と、記憶装置（MMU）
400と、入出力処理装置（I/O＃０およびＯ＃１）500お
よび600と、サービスプロセッサ（SVP）700と、システ
ムバス800とを含んで構成されている。

データ処理ユニット100および200は、記憶装置400内に
格納されたプログラムを実行する同一の構成を有する装
置であり、同じ処理（命令の実行）を２台で互いに比較
しながら実行する２重化比較方式の装置である。

制御記憶300は、データ処理ユニット100および200を制
御するマイクロプログラムを格納する装置である。

記憶装置は、処理用プログラムやデータ等を格納する装
置である。

入出力処理装置500および600は、データ処理ユニット10
0および200からの指令に従い、周辺装置（図示せず）と
記憶装置400との間のデータ転送を制御する装置であ
る。

サービスプロセッサ700は、データ処理装置の運用状態
の制御および診断等を行う装置である。

システムバス800は、データ処理装置内の装置間のデー
タ転送パスを提供する（例えば、インテル社のマルチバ
スに相当する）。

第１図は、データ処理ユニット100および200の制御記憶
インタフェース部を示すブロック図である。データ処理
ユニット100および200の制御記憶インタフェース部は、
マイクロシーケンス制御回路（μ−SEQ）101および201
と、マイクロアドレスレジスタ（CSA）102および202
と、ドライバ回路103および203と、レシーバ回路104お
よび204と、比較回路105および205と、インバータ回路1
06および206と、アンド回路107および207と、マイクロ
命令レジスタ（CSR）108および208と、マイクロ命令デ
コーダ（DEC）109および209と、演算回路（EXC）110お
よび210とを含んで構成されている。

マイクロシーケンス制御回路101および201は、マイクロ
命令デコーダ109および209でデコードされたマイクロ命
令による指示や演算回路110および210の出力結果に基づ
いて、次に制御記憶300から読み出すべきマイクロプロ
グラムのマイクロアドレスを決定する回路である。

マイクロアドレスレジスタ102および202は、マイクロシ
ーケンス制御回路101および201の出力であるマイクロア
ドレスを一時的に格納するレジスタである。

ドライバ回路103および203は、非能動状態を有する３値
のドライバ回路（一般に市販されているF245チップが相
当する）であり、サービスプロセッサ700からのマスタ
モード指定信号MASTER1およびMASTER2が論理“1"のとき
にマイクロアドレスが出力され、マスタモード指定信号
MASTER1およびMASTER2が論理“0"のときに出力がハイイ
ンピーダンスになって制御記憶300を駆動しない非能動
状態となる。

レシーバ回路104および204は、ドライバ回路103または2
03が制御記憶300を駆動したマイクロアドレスを受信す
る回路である。

比較回路105および205は、レシーバ回路104および204が
受信したマイクロアドレスとマイクロアドレスレジスタ
102および202の内部に保持されているマイクロアドレス
との一致を調べる比較回路である。

インバータ回路106および206は、マスタモード指定信号
MASTER1およびMASTER2の反転信号であるチェッカモード
指定信号を発生する。なお、本実施例のデータ処理装置
では、マスタモード指定信号MASTER1およびMASTER2を反
転させてチェッカモード指定信号を作っているが、サー
ビスプロセッサ700から別々に信号を分配する方法も可
能である。

アンド回路107および207は、マスタモード指定信号MAST
ER1およびMASTER2の反転信号であるチェッカモード指定
信号が論理“1"のときに比較回路105および205でのマイ
クロアドレスの比較回路をエラー報告信号ERRROR1また
はERROR2としてサービスプロセッサ700に通知すること
を許可する回路である。

マイクロ命令レジスタ108および208は、制御記憶300か
ら読み出されたマイクロ命令を受信して一時的に保持す
るレジスタである。制御記憶300のデータはデータ保証
のためにパリティを有しているので、マイクロ命令レジ
スタ108および208ではパリティチェックが実施される。

マイクロ命令デコーダ109および209は、マイクロ命令レ
ジスタ108および208に格納されたマイクロ命令（語）を
デコードしてプログラム命令の実行に必要な各種の制御
信号を発生する。

演算回路110および210は、マイクロ命令の制御により各
種命令の演算などの実行を行う。

なお、サービスプロセッサ700からのマスタモード指定
信号MASTER1およびMASTER2は、２台のデータ処理ユニッ
ト100および200に排他的に通知され、論理“1"のマスタ
モード指定信号が送られたデータ処理ユニット100また
は200は制御記憶300をマイクロアドレスで駆動するマス
タとして動作し、論理“0"のマスタモード指定信号が送
られたデータ処理ユニット200または100はマスタのデー
タ処理ユニット100または200からのマイクロアドレスを
受信して自データ処理ユニット200または100の内部のマ
イクロアドレスと比較チェックするチェッカとして動作
する。

また、サービスプロセッサ700に通知されるエラー報告
信号ERROR1またはERROR2は、チェッカモード（マスタモ
ード指定信号が論理“0"）が指定されたデータ処理ユニ
ット100または200がマイクロアドレスの比較結果として
出力する。

第２図は、データ処理ユニット100および200内における
システムバスインタフェース部を示すブロック図であ
る。データ処理ユニット100および200のシステムバスイ
ンタフェース部は、パリティチェック回路151および251
と、パリティ発生回路152および252と、データインレジ
スタ（DIR）153および253と、データアウトレジスタ（D
OR）154および254と、比較回路155および255と、比較回
路156および256と、アンド回路157および257と、アンド
回路158および258と、オア回路159および259と、ドライ
バ回路160および260と、ドライバ回路161および261と、
レシーバ回路162および262と、レシーバ回路163および2
63とを含んで構成されている。

データ処理ユニット100および200は、互いに比較して動
作することから、内部にはパリティ等のチェック回路は
有していない。このため、システムバスインターフェー
ス部において、出力するデータについてはパリティ発生
を行い、入力するデータについてはパリティチェックを
行う必要がある。

パリティチェック回路151および251は、入力するデータ
に対するパリティチェック回路であり、信号PE0およびP
E1はパリティチェック回路151および251から出力される
パリティエラー信号を示す。

パリティ発生回路152および252は、出力すべきデータに
対するパリティ発生回路である。

データインレジスタ153および253は、システムバス800
から受信したデータを内部で使う場合は、そのデータを
一時的に保持するレジスタである。このデータインレジ
スタ153および253は、データの８ビットとパリティの１
ビットとに相当する容量を有するレジスタである。な
お、データインレジスタ153および253のデータを内部に
取り込むときには、パリティはパリティチェック回路15
1および251でチェックされると使用済みとなる。

データアウトレジスタ154および254は、システムバス80
0に出力すべきデータを一時的に格納するレジスタであ
る。データアウトレジスタ154および254は、本実施例の
データ処理装置ではデータの８ビットとパリティの１ビ
ットとに相当する容量のレジスタとなっている。

ドライバ回路160および260は、非能動状態を有する３値
のドライバ回路でありデータアウトレジスタ154および2
54のデータ部の８ビットに対応する８ゲートで構成され
ている。ドライバ回路160および260は、サービスプロセ
ッサ700からの制御信号ENDT0およびENDT1が論理“1"で
あるときにデータアウトレジスタ154および254のデータ
部の内容をシステムバス800に出力し、制御信号ENDT0お
よびENDT1が論理“0"のときに出力がハイインピーダン
スになってシステムバス800を駆動しない非能動状態と
なる。

ドライバ回路161および261は、非能動状態を有する３値
のドライバ回路であり、データアウトレジスタ154およ
び254のパリティ部のパリティビットに対応する１ゲー
トで構成されている。ドライバ回路161および261は、サ
ービスプロセッサ700からの制御信号ENPT0およびENPT1
が論理“1"であるときにデータアウトレジスタ154およ
び254のパリティ部のパリティビットをシステムバス800
に出力し、制御信号ENPT0およびENPT1が論理“0"のとき
に出力がハイインピーダンスになってシステムバス800
を駆動しない非能動状態となる。

レシーバ回路162および262は、システムバス800のデー
タ部のデータビットに対するレシーバ回路で８ゲートで
構成されており、システムバス800からデータ部の内容
を受信する。

レシーバ回路163および263は、システムバス800のパリ
ティ部のパリティビットに対するレシーバ回路で１ゲー
トで構成されており、システムバス800からパリティ部
のパリティビットを受信する。

比較回路155および255は、システムバス800に出力すべ
きデータアウトレジスタ154および254のデータ部の内容
とレシーバ回路162および262で受信したシステムバス80
0のデータ部の内容とを比較する比較回路である。

比較回路156および256は、システムバス800に出力すべ
きデータアウトレジスタ154および254のパリティビット
とレシーバ回路163および263で受信したシステムバス80
0上のパリティビットとを比較する比較回路である。

アンド回路157および257は、データビットの比較回路15
5および255の出力の有効または無効を制御するアンド回
路であり、サービスプロセッサ700からの制御信号CMPD0
およびCMPD1が論理“1"のときに有効、論理“0"のとき
に無効に制御する。

アンド回路158および258は、パリティビットの比較回路
156および256の出力の有効または無効を制御するアンド
回路であり、サービスプロセッサ700からの制御信号CMP
P0およびCMPP1が論理“1"のときに有効、論理“0"のと
きに無効に制御する。

オア回路159および259は、アンド回路157および257の出
力とアンド回路158および258の出力とを論理和するオア
回路である。

オア回路310は、データ処理ユニット100での比較エラー
信号（オア回路159出力）とデータ処理ユニット200での
比較エラー信号（オア回路259の出力）とを論理和し
て、いずれかのデータ処理ユニットが不正動作をしたこ
とを示す信号CMPERをサービスプロセッサ700に出力する
オア回路である。

上記の各制御信号ENDT0,ENDT1,ENPT0,ENPT1,CMPD0,CMPD
1,CMPP0およびCMPP1は、前述したようにサービスプロセ
ッサ700から与えられるものであり、上記各制御信号の
組合せ例を第３図に示す。

第３図において、ケース１およびケース２が、一方のデ
ータ処理ユニットがデータ部をシステムバス800に出力
して内部のパリティビットをシステムバス800のパリテ
ィビットと比較し、他方のデータ処理ユニットがパリテ
ィビットをシステムバス800に出力して内部のデータ部
とシステムバス800のデータ部とを比較する方式を実現
する際の各制御信号の設定例である。また、ケース３お
よびケース４が、一方のデータ処理ユニットがマスタと
してデータ部およびパリティビットを出力し、他方のデ
ータ処理ユニットがチェッカとしてデータ部およびパリ
ティビットを比較する方式を実現する際の各制御信号の
設定例である。さらに、ケース５およびケース６が、試
験および診断時にロックを外してデータ処理ユニットを
１台ずつ動作させてテストプログラム等を実行させる際
の各制御信号の設定例である。なお、ケース５はデータ
処理ユニット100のオンリモード、ケース６はデータ処
理ユニット200のオンリモードである。

次に、このように構成された本実施例のデータ処理装置
の動作について説明する。

いま、サービスプロセッサ700からデータ処理ユニット1
00の制御記憶インタフェース部に論理“1"のマスタモー
ド指定信号MASTER1が送られ、データ処理ユニット200に
論理“0"のマスタモード指定信号MASTER2が送られてい
るものとする。この状態では、マイクロアドレスの比較
チェックにおいて、データ処理ユニット100がマスタと
して指定され、データ処理ユニット200がチェッカとし
て指定される。

このため、データ処理ユニット100では、ドライバ回路1
03がマイクロアドレスレジスタ102に保持されたマイク
ロアドレスを出力して制御記憶300を駆動し得る能動状
態となる。また、マスタモード指定信号MASTER1の反転
信号でなる論理“0"のチェッカモード指定信号がアンド
回路107に入力されるので、アンド回路107の出力は論理
“0"となってエラー報告信号ERROR1は出力されない状態
となる。

一方、データ処理ユニット200では、ドライバ回路203が
非能動状態となる。また、マスタモード指定信号MASTER
2の反転信号でなる論理“1"のチェッカモード指定信号
がアンド回路207に入力されるので、アンド回路207の出
力にはエラー報告信号ERROR2が出力され得る状態とな
る。

マイクロ命令の実行に伴いドライバ回路103から出力さ
れたマイクロアドレスは、制御記憶300に供給されて、
制御記憶300からはマイクロ命令が読み出され、マイク
ロ命令レジスタ108および208に入力され、マイクロ命令
デコーダ109および209でデコードされ、演算回路110お
よび210で実行される。

一方、これと同時に、データ処理ユニット100のドライ
バ回路103から出力されたマイクロアドレスは、データ
処理ユニット200のレシーバ回路204で受信され、比較回
路205でマイクロアドレスレジスタ202に保持されたマイ
クロアドレスと比較される。ここで、データ処理ユニッ
ト100からのマイクロアドレスとデータ処理ユニット200
でのマイクロアドレスとが相違すると、比較回路205は
これを検出して出力を論理“1"とする。いま、インバー
タ回路206の出力が論理“1"であるので、アンド回路207
から論理“1"のエラー報告信号ERROR2が出力されて、サ
ービスプロセッサ700にエラー報告が行われる。

なお、本実施例のデータ処理装置の制御記憶インターフ
ェース部の動作の説明では、マイクロアドレスの比較チ
ェックにおいてデータ処理ユニット100をマスタとしデ
ータ処理ユニット200をチェッカとしたが、マスタモー
ド指定信号MASTER1およびMASTER2の論理を反転させるこ
とにより、データ処理ユニット100がチェッカとなり、
データ処理ユニット200がマスタとなったとしても、同
様の動作が行われることはいうまでもない。

他方、データ処理ユニット100および200のシステムバス
インタェース部には、サービスプロセッサ700から第３
図のケース１に示すような論理の各制御信号が送られて
いるものとする。

このため、制御信号ENDT0が論理“1"、制御信号ENDT1が
論理“0"になることによってドライバ回路160が能動状
態、ドライバ回路260が非能動状態となり、データ処理
ユニット100のデータアウトレジスタ154のデータ部の内
容がシステムバス800に出力され、データ処理ユニット2
00のデータアウトレジスタ254の内容はシステムバス800
に出力されないようになる。

また、制御信号ENPT0が論理“0"、制御信号ENPT1が論理
“1"になることによてドライバ回路161が非能動状態、
ドライバ回路261が能動状態となり、データ処理ユニッ
ト100のデータアウトレジスタ154のパリティビットはシ
ステムバス800に出力されず、データ処理ユニット200の
データアウトレジスタ254のパリティビットがシステム
バス800に出力されるようになる。

さらに、制御信号CMPD0が論理“0"、制御信号CMPD1が論
理“1"になることにより、アンド回路157が閉状態、ア
ンド回路257が開状態となって、データ処理ユニット200
のデータアウトレジスタ254のデータ部（システムバス1
00に出力されないデータ部）とシステムバス800から取
り込まれたデータ部（データ処理ユニット100が送出し
たデータ部）との比較を行う比較回路256の出力が有効
となる。

さらにまた、制御信号CMPP0が論理“1"、制御信号CMPP1
が論理“0"になることにより、アンド回路158が開状
態、アンド回路258が閉状態となって、データ処理ユニ
ット100のデータアウトレジスタ154のパリティビット
（システムバス800に出力されないパリティビット）と
システムバス800から取り込んだパリティビット（デー
タ処理ユニット200が送出したパリティビット）との比
較を行う比較回路155の出力が有効となる。すなわち、
ケース１では、データ処理ユニット100がデータ部をシ
ステムバス800に出力して内部のパリティビットをシス
テムバス800のパリティビットと比較し、データ処理ユ
ニット200がパリティビットをシステムバス800に出力し
て内部のデータ部とシステムバス800のデータ部とを比
較することになる。

したがって、データ処理ユニット100および200のいずれ
か一方が不正な動作を行い、データ処理ユニット100の
データアウトレジスタ154のデータ部とデータ処理ユニ
ット200のデータアウトレジスタ254のデータ部とを相違
すると、データ処理ユニット200の比較回路256で不一致
が検出され、その不一致信号がアンド回路257,オア回路
259およびオア回路310を介してエラー報告信号CMPERと
してサービスプロセッサ700に通知され、サービスプロ
セッサ700においてデータ処理ユニット100および200の
エラーリカバリ処理が行われることになる。

なお、本実施例のデータ処理装置のシステムバスインタ
フェース部の動作の説明ではケース１の場合を例にとっ
て説明したが、他のケース２〜６の場合の動作もケース
１の場合の動作から容易に類推可能なので、各ケース２
〜６の場合の動作の詳しい説明は省略する。

ところで、上記実施例のデータ処理装置の動作の説明に
おいてデータ処理ユニット100および200の制御記憶イン
タフェース部における動作の説明とシステムバスインタ
フェース部における動作の説明とを分けて説明したこと
からも判るように、制御記憶インタフェース部における
動作とシステムバスインタフェース部における動作とは
全く独立である。ただし、ケース５およびケース６の場
合には、データ処理ユニット100およびデータ処理ユニ
ット200のオンリモードであるので、制御記憶インタフ
ェース部におけるマイクロアドレスの比較チェックはシ
ステムバスインタフェース部におけるバス出力の比較チ
ェックと並行しては行うことはできない。

〔発明の効果〕

以上説明したように本発明は、１台の制御記憶を介して
２台のデータ処理ユニットを制御し制御記憶インタフェ
ース部においてマイクロアドレスの比較チェックを行わ
せることにより、従来のデータ処理装置で実施している
システムバスインタフェース部におけるバス出力の比較
チェックに加えて制御記憶インタフェース部におけるマ
イクロアドレスの比較チェックも行うことが可能とな
り、制御記憶の１重化で低価格および高信頼性のデータ
処理装置を構成できるとともに、障害が時間的に早いタ
イミングで検出できるデータ処理装置を実現できるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ処理装置におけるデ
ータ処理ユニットの制御記憶インタフェース部を示すブ
ロック図、第２図は本実施例のデータ処理装置におけるデータ処理
ユニットのシステムバスインタフェース部を示すブロッ
ク図、第３図は第２図に示したシステムバスインタフェース部
における各種制御信号の設定例を示す図、第４図は本実施例のデータ処理装置の構成を示すブロッ
ク図、第５図は本実施例のデータ処理装置の要部を示すブロッ
ク図、第６図は従来のデータ処理装置の要部を示すブロック図
である。図において、 100,200……データ処理ユニット、 101,201……マイクロシーケンス制御回路、 102,202……マイクロアドレスレジスタ、 103,203……ドライバ回路、 104,204……レシーバ回路、 105,205……比較回路、 106,206……インバータ回路、 107,207……アンド回路、 108,208……マイクロ命令レジスタ、 109,209……マイクロ命令デコーダ、 110,210……演算回路、 151,251……パリティチェック回路、 152,252……パリティ発生回路、 153,253……データインレジスタ、 154,254……データアウトレジスタ、 155,255……比較回路、 156,256……比較回路、 157,257……アンド回路、 158,258……アンド回路、 159,259……オア回路、 160,260……ドライバ回路、 161,261……ドライバ回路、 162,262……レシーバ回路、 163,263……レシーバ回路、 300……制御記憶、 310……オア回路、 400……記憶装置、 500,600……入出力処理装置、 700……サービスプロセッサ、 800……システムバス、 MASTER1,MASTER2……マスタモード指定信号、 ERROR1,ERROR2……エラー報告信号である。

Claims

【特許請求の範囲】

【請求項１】制御記憶から読み出されたマイクロ命令に
よりコントロールされる２台のデータ処理ユニツトを設
け同時に同一の処理を実行せしめて動作チェックを行う
２重化比較方式のデータ処理装置において、１台の制御記憶と、この制御記憶からマイクロ命令を読み出すためのマイク
ロアドレスを格納するマイクロアドレスレジスタと、こ
のマイクロアドレスレジスタの出力で前記制御記憶を駆
動するとともに他方のデータ処理ユニットのレシーバ回
路に接続された非能動状態を有するドライバ回路と、前
記他方のデータ処理ユニットのドライバ回路の出力を受
信するように接続されたレシーバ回路と、このレシーバ
回路の出力と前記マイクロアドレスレジスタの出力とを
比較して不一致時にエラー報告信号を発生する第１の比
較回路と、前記制御記憶の読出しデータであるマイクロ
命令を受信して格納するマイクロ命令レジスタと、この
マイクロ命令レジスタの出力をデコードして演算回路を
制御する制御回路と、システムバスに出力すべきデータ
に対してパリティを発生するパリティ発生回路，このパ
リティ発生回路によりパリティが発生されたシステムバ
スに出力すべきデータを一時的に格納するデータアウト
レジスタ，このデータアウトレジスタのデータ部とシス
テムバス上のデータ部とを比較する第２の比較回路，お
よび前記データアウトレジスタのパリティビットとシス
テムバス上のパリティビットとを比較する第３の比較回
路を含むシステムバスインタフェース部とをそれぞれ含
む２台のデータ処理ユニットと、一方のデータ処理ユニットがマイクロアドレスを前記制
御記憶に向けて駆動するときに他方のデータ処理ユニッ
トが一方のデータ処理ユニットが前記制御記憶を駆動し
たマイクロアドレスを受信して自データ処理ユニット内
のマイクロアドレスと比較して不一致のときにエラー報
告信号を出力するように前記ドライバ回路の能動状態と
非能動状態とを選択的に指示するとともに前記第１の比
較回路の出力の有効と無効とを選択的に指示し、一方の
データ処理ユニットがデータ部およびパリティビットを
システムバスに出力するときに他方のデータ処理ユニッ
トが自らのシステムバスに出力すべきデータ部およびパ
リティ部とシステムバス上のデータ部およびパリティ部
とを比較するように前記第２の比較回路および前記第３
の比較回路を選択的に設定するとともに前記第２の比較
回路および前記第３の比較回路で不一致が検出されたと
きにエラー報告信号を出力するように選択的に設定する
動作モード指定手段と、を有することを特徴とするデータ処理装置。