JPH0773072A - イベント回路 - Google Patents

Abstract

(57)【要約】 【目的】 イベントの発生回数をカウントするカウンタ
を備えたイベント回路のカウンタの遅延を防止してＣＰ
Ｕが高速で動作しているときにブレークなどをかけても
正しいサイクルでプログラムが停止することができるイ
ベント回路を提供する。 【構成】 イベントの発生回数がｎでイベント信号を出
力するように設定し、カウンタにｎ−１回イベント条件
のアドレス信号が入力されたらカウント条件成立信号を
出力し、ｎ回目のイベント条件が成立したときにイベン
ト信号を出力するように構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
のプログラム開発ツールのイベント回路に関し、特にイ
ベントの発生回数をカウントするカウンタを備えたイベ
ント回路に関するものである。

【０００２】

【従来の技術】図３は、従来のイベント回路の回路図を
示す。図３において、このイベント回路は、メモリ２の
アドレスをアクセスする信号をアドレスバス（ＡＢＵ
Ｓ）３に出力するＣＰＵ１と、ユーザの設定したい条
件、すなわちイベント条件であるアドレスを予め設定し
たアドレス設定レジスタ４と、アドレスバス３に現われ
たアドレスと設定アドレスとを比較して一致するとアド
レス一致信号を出力する第１の比較器５と、第１の比較
器５から出力される一致信号の数をカウントするカウン
タ６と、予めカウント値が設定されているカウント値設
定レジスタ７と、カウンタ６のカウント値とカウント値
設定レジスタ７の設定カウント値とを比較してそれらの
値が一致した時にイベント信号を出力する第２の比較器
８とを有している。前記アドレス設定レジスタ４、カウ
ンタ６及びカウント値設定レジスタ７は、コントロール
回路９からの制御信号で制御される。

【０００３】次に動作について説明する。前記図３のイ
ベント回路は、アドレス０４Ａ６番地を「６１」回アク
セスしたらイベント信号を発生する。まず、ユーザの設
定したいイベント条件であるアドレス０４６番地をアド
レス設定レジスタ４に、かつそのカウント値「６１」を
カウント値設定レジスタ７に設定しカウンタ６をリセッ
トする。この状態でプログラムをＲＵＮさせる。

【０００４】アドレスバス３に現われるアドレスと設定
アドレスとを第１の比較器５で比較してアドレスバス３
に現われるアドレスと設定アドレスとが一致すると第１
の比較器５の出力Ｑからアドレス一致信号がパルスで出
力される。すなわち、アドレスバスにアドレス０４Ａ６
番地が現われると第１の比較器５からアドレス一致信号
が出力される。そして、この一致信号がカウンタ６に入
力されて１カウントアップされカウンタの値は１にな
る。同様に、アドレスバス３に０４Ａ６番地が現われる
たびにカウンタ６は、１づつインクリメントされる。そ
して、カウンタ６のカウント値とカウント値設定レジス
タ７の設定カウント値は、第２の比較器８で比較され、
カウンタ６のカウンタ値が「６１」になると設定カウン
タ値と一致してイベント信号が出力される。

【０００５】

【発明が解決しようとする課題】従来のイベント回路
は、以上のように構成されているので、イベントが発生
してからカウンタに信号が入力され、カウンタがカウン
トアップされ設定回数になったときにイベント信号が出
力されるためカウンタに信号が入ってからイベント信号
が出力されるまでに信号遅延が発生する。そのためにこ
の信号を用いてブレーク（ユーザプログラミングの実行
停止）をかける場合など信号の遅れのために停止させた
いところでプログラムが止まらないなどの問題点があっ
た。

【０００６】本発明は、上記のような問題点を解決する
もので、その目的はイベントの発生回数をカウントする
カウンタを備えたイベント回路のカウンタの遅延を防止
してＣＰＵが高速で動作しているときにブレークなどを
かけても正しいサイクルでプログラムを停止させること
ができるイベント回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明の特徴は、イベン
ト回路において、アドレスバスに設定アドレスが現われ
る毎にアドレス一致信号を出力するアドレス一致信号生
成回路と、該アドレス一致信号をインクリメントして設
定カウント値ｎより１つ少ないカウント値ｎ−１になっ
たことを確認してカウント条件成立信号を出力するカウ
ント条件信号生成回路と、該カウント条件成立信号成立
後にアドレスバスに現われるｎ回目の設定アドレス信号
と前記カウント条件成立信号とによってイベント信号を
生成するイベント信号生成回路とを具備したことであ
る。

【０００８】さらに、上記イベント回路は、カウント条
件成立信号の発生を遅らせるためのタイミング調整回路
を備えても良い。

【０００９】

【作用】上記特徴によれば、イベント回路は、イベント
の発生回数がｎでイベント信号を出力するように設定し
て、カウンタにｎ−１回設定アドレス信号が入力された
らカウント値一致信号をＨにセットしてカウント条件成
立信号を出力し、該信号を「Ｈ」にセットし、ｎ回目に
アドレスバスに現われる設定アドレス信号とのアンド条
件でイベント信号を出力することにより、カウンタに設
定アドレスのイベント条件成立信号が入ってからイベン
ト信号が出力されるまでの遅延を防ぐことができる。

【００１０】さらに、カウント条件成立信号の発生を遅
らせることにより、カウンタの設定値より１つ少ない値
でイベント信号が出力することを防ぐことができる。

【００１１】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。図１は本発明の一実施例によるイベント回路
の回路図、図２は、図１に示すイベント回路におけるタ
イミングチャートであり、従来技術である図３に示した
相当部分には同一符号を付してその説明を省略する。

【００１２】図１において、このイベント回路のカウン
ト値設定レジスタ７は、イベント条件の設定カウント値
「６１」より１少ない値「６０」を設定しており、また
第２の比較器８は、カウンタ６のカウント値が「６０」
になり、カウント値設定レジスタの値と等しくなるとカ
ウント条件が成立しカウント値一致信号を出力する。さ
らに、このイベント回路は、第２の比較器８からアドレ
ス値一致信号が入力されてカウント条件成立信号を出力
するタイミング調整回路１０と、タイミング調整回路１
０からのカウント条件成立信号と６１回目のアドレス一
致信号とが入力され、アンド条件が成立した時にイベン
ト信号を出力するＡＮＤ回路１１とを有している。

【００１３】他の構成は、図３に示した従来例と同様で
ある。

【００１４】次に、図２を用いて上述のように構成され
たイベント回路の動作について説明する。

【００１５】設定条件としてアドレス設定レジスタ４に
０４Ａ６番地を設定し、カウント値設定レジスタ７にイ
ベント設定条件の設定値「６１」より１少ない「６０」
を設定してカウンタをリセットする。アドレスバス（Ａ
ＢＵＳ）に現われるアドレスは、第１の比較器５で設定
アドレスと比較され、アドレスにアドレス０４Ａ６番地
が現われるとアドレス一致値信号が出力され該信号はＨ
にセットされる。

【００１６】アドレス一致信号は、クロック（ＣＬＫ）
信号のＬのタイミングで出力する。そして、アドレスバ
ス３に設定アドレス０４Ａ６番地が現われるとカウンタ
６は、１インクリメントする。

【００１７】カウンタ６のカウント値は、第２の比較器
８で設定アドレス値と比較され、カウンタのカウント値
が「６０」になるとカウント条件が成立してカウンタが
カウントアップする時間と第２の比較器の比較時間を経
てカウント値一致信号が出力される。該カウント値一致
信号は、Ｈにセットされて、カウント条件成立信号が出
力される。該カウント条件成立信号は、カウント値一致
信号がＨの状態でタイミング調整回路により遅れて出力
される。すなわち、出力されるタイミングは、図２の点
線より実線に移行する。このような状態の後に、アドレ
スバス３に６１回目のアドレス０４Ａ６番地が現われる
と上述の如くＨにセットされたアドレス一致信号とＨに
セットされたカウント条件成立信号とのアンド条件によ
ってイベント信号が出力される。この際、カウント条件
成立信号は、上述した如くタイミング調整回路によって
Ｈのタイミングが遅れて生ずるため、イベント信号は、
カウント値「６０」で出力するのが防止される。

【００１８】なお、上記実施例においては、上記第１の
比較器５は、アドレスの一致によって一致信号を出力す
る様にしていたが、データバスの一致あるいはリード／
ライト等のＣＰＵのステータスの一致に従って一致信号
を出力する様にしても良い。

【００１９】

【発明の効果】以上のように、本発明によれば、イベン
トの発生回数がｎでイベント信号を出力するように設定
し、カウンタにｎ−１回イベント条件のアドレス信号が
入力されたらカウント条件成立信号を出力し、ｎ回目の
イベント条件が成立したときにイベント信号を出力する
ように構成したので、カウンタでの信号遅延が発生せ
ず、ＣＰＵが高速で動作しているときにブレークなどを
かけても正しいサイクルで停止することができる効果が
ある。

【図面の簡単な説明】

【図１】本発明を実施したイベント回路の構成図であ
る。

【図２】図１のイベント回路のタイミングチャート図で
ある。

【図３】従来のイベント回路の構成図である。

【符号の説明】

１ ＣＰＵ ３ アドレスバス ４ アドレス設定レジスタ ５ 第１の比較器 ６ カウンタ ７ カウント値設定レジスタ ８ 第２の比較器 ９ コントロール回路 １０ タイミング調整回路 １１ ＡＮＤ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 アドレスバス設定アドレスが現われる毎
   に一致信号を出力する一致信号生成回路と、該一致信号
   をインクリメントして設定カウント値ｎより１つ少ない
   カウント値ｎ−１になったことを確認してカウント条件
   成立信号を出力するカウント条件信号生成回路と、該カ
   ウント条件成立信号成立後にアドレスバスに現われるｎ
   回目の設定アドレス信号と前記カウント条件成立信号と
   によってイベント信号を生成するイベント信号生成回路
   とを備えたイベント回路。
2. 【請求項２】 前記カウント条件成立信号の発生を遅ら
   せるためのタイミング調整回路をさらに備えたことを特
   徴とする請求項２記載のイベント回路。
3. 【請求項３】 前記一致信号生成回路は、データバスが
   一致した場合に一致信号を出力する様に構成されている
   ことを特徴とする請求項１記載のイベント回路。
4. 【請求項４】 前記一致信号生成回路は、リード／ライ
   ト等のＣＰＵのステータスが一致した場合に一致信号を
   出力する様に構成されていることを特徴とする請求項１
   記載のイベント回路。