JPH08139575A - パルス出力回路 - Google Patents

Abstract

(57)【要約】 【目的】 パルス信号周期の任意の時点で割込み要求信
号を含む所定の信号を発生可能とするパルス出力回路を
提供すること。 【構成】 入力したクロックがフルカウントになるとＯ
ＶＦ出力を行って計数した値をリセットするカウンタ１
と、カウンタ１の計数値とレジスタ３に格納したセット
値とを比較し、これら値が一致した場合に一致信号を出
力する一致回路２と、カウンタ１の計数値とレジスタ６
に格納したセット値とを比較し、これら値が一致した場
合に割込み要求信号を出力する一致回路５と、カウンタ
１よりＯＶＦ出力を入力するとともに一致回路２より一
致信号を入力し、これら信号に応じた周期のパルスを出
力するフリップフロップ４とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパルス出力回路、とくに
たとえば１チップマイクロコンピュータなどに内蔵され
るパルス出力回路に関する。

【０００２】

【従来の技術】たとえば特開平２−１６５７２１号公報
には、ワンチップ化されたマイクロコンピュータに内蔵
されるパルス出力回路の従来技術が示されている。この
パルス出力回路は、パルス出力の周期およびデューティ
ー比を制御するいわゆるＰＷＭ出力回路であり、制御対
象となる外部機器に応じて様々なパルスを発生できるよ
うになっている。

【０００３】すなわち、この文献に示されているパルス
出力回路は、カウンタによりクロックを計数し、この計
数値が２つのレジスタに格納されている値になる度にフ
リップフロップをセットまたはリセットすることで、フ
リップフロップより所望のデューティー比のパルスを出
力している。

【０００４】また、この種のパルス出力回路は外部機器
を制御するパルスの他に内部のＣＰＵの割込みを行う割
込み要求信号の出力も行っている。具体的には、ここで
はフリップフロップをセットするパルス出力のセット時
の信号をＣＰＵに対する割込み要求信号にしている。こ
れにより、カウンタで計数された値が一方のレジスタに
格納されている値になると、割込み要求信号が出力され
てＣＰＵにより割込み処理が行われるようになってい
る。なお、ＣＰＵへの割込み要求信号はフリップフロッ
プをリセットするパルス出力のリセット時の信号により
行うこともできる。

【０００５】

【発明が解決しようとする課題】しかしながらこのよう
な従来技術のパルス出力回路では、パルス出力のセット
時またはリセット時にしか割込み要求信号を発生するこ
とができなかった。このため、割込み要求信号をパルス
出力の発生動作で行うことになり、パルス出力回路の割
込み要求信号の出力パルスを高精度で制御できないとい
う問題があった。

【０００６】本発明はこのような従来技術の欠点を解消
し、パルス出力信号の発生動作のタイミングに影響を受
けること無く、パルス信号周期の任意の時点で割込み要
求信号を含む所定の信号を発生可能とすることにより、
高精度なパルス信号を出力することが可能なパルス出力
回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は上述の課題を解
決するために、入力したクロックを計数し、この計数値
が所定の値になると第１の信号を出力するカウンタと、
カウンタが計数する範囲内の数値である第１の値が格納
された第１のレジスタと、カウンタの計数値と第１のレ
ジスタに格納した第１の値とを比較し、これら値が一致
した場合に第２の信号を出力する第１の一致回路と、カ
ウンタが計数する範囲内の数値である第２の値が格納さ
れた第２のレジスタと、カウンタの計数値と第２のレジ
スタに格納した第２の値とを比較し、これら値が一致し
た場合に第３の信号を出力する第２の一致回路と、カウ
ンタより第１の信号を入力するとともに第１の一致回路
より第２の信号を入力し、これら信号に応じたパルス幅
を有するパルスを出力するパルス出力部とを有する。こ
の回路において、第２のレジスタに格納する第２の値を
変えることにより第３の信号の出力タイミングを任意に
制御する。

【０００８】また、入力したクロックを計数し、この計
数値が所定の値になると第１の信号を出力するカウンタ
と、カウンタが計数する範囲内の数値である第１の値が
格納された第１のレジスタと、カウンタが計数する範囲
内の数値である第２の値が格納された第２のレジスタ
と、入力した選択信号が第１の選択信号のとき第１のレ
ジスタを第２の選択信号のとき第２のレジスタを選択す
る第１のセレクタと、第１のセレクタにより選択された
レジスタに格納されている値とカウンタの計数値とを比
較し、これら値が一致した場合には一致信号を出力する
一致回路と、選択信号が第１の選択信号のときに一致回
路からの一致信号を入力すると第２の信号を出力し、選
択信号が第２の選択信号のときに一致回路からの一致信
号を入力すると第３の信号を出力する第２のセレクタ
と、カウンタより第１の信号を入力するとともに第２の
セレクタより第２の信号を入力し、これら信号に応じた
パルス幅を有するパルスを出力するパルス出力部とを有
する。第２のレジスタに格納する第２の値を変えること
により第３の信号の出力タイミングを任意に制御する。

【０００９】

【作用】本発明によれば、計数したクロックが所定の値
になるとカウンタより第１の信号がパルス出力部に送ら
れ出力パルスの値が変化する。また、計数した値が第１
のレジスタに格納した値になると第２の信号がパルス出
力部に送られ出力パルスの値が変化する。これら第１の
信号および第２の信号に応じた周期の出力パルスがパル
ス出力部から出力される。一方、計数したクロックが第
２のレジスタに格納した値になると、第３の信号が第１
の信号および第２の信号のタイミングに影響を受けるこ
となく出力される。

【００１０】また、本発明によれば、計数したクロック
が所定の値になるとカウンタより第１の信号がパルス出
力部に送られ出力パルスの値が変化する。また、第１の
セレクタにより第１のレジスタが選択されているとき
に、計数した値が第１のレジスタに格納した値になる
と、第２の信号が第２のセレクタに送られ、これを介し
て第２の信号がパルス出力部に送られて出力パルスの値
が変化する。これら第１の信号および第２の信号に応じ
た周期の出力パルスがパルス出力部から出力される。一
方、第１のセレクタにより第２のレジスタが選択されて
いるときに、計数したクロックが第２のレジスタに格納
した値になると、第３の信号が第２のセレクタに送ら
れ、第１の信号および第２の信号のタイミングに影響を
受けることなく出力される。

【００１１】

【実施例】次に添付図面を参照して本発明によるパルス
出力回路の実施例を詳細に説明する。図１を参照すると
本発明によるパルス出力回路の実施例を示す回路図が示
されている。同図に示されているパルス出力回路は、た
とえば１チップマイクロコンピュータ等に内蔵され、外
部機器を制御するＰＷＭパルスを出力するとともに、制
御部である内部ＣＰＵ（図示せず）等への割込み要求信
号を出力する。

【００１２】図１において、カウンタ１はクロックＣＬ
Ｋを入力し、これを計数するｎビット（ｎは自然数）の
フリーランカウンタである。カウンタ１は、出力側がフ
リップフロップ４のセット端子Ｓに接続され、計数した
カウント値がオーバーフローするとオーバーフロー出力
ＯＶＦ（以後ＯＶＦ出力と称す）をセット端子Ｓに出力
する。カウンタ１はまた、一致回路２および５に接続さ
れ、計数値をこれら一致回路２、５に出力する。

【００１３】一致回路２は、レジスタ３と接続され、こ
のレジスタ３に格納した値とカウンタによりカウントさ
れた値が一致するか否かを検出するｎビットの一致検出
回路である。一致回路２はまた、出力側がフリップフロ
ップ４のリセット端子Ｒに接続され、レジスタ３に格納
した値とカウンタで計数した値が一致すると、一致信号
をフリップフロップ４のリセット端子Ｒに出力する。

【００１４】一致回路５は、レジスタ６と接続され、レ
ジスタ６に格納した値とカウンタによりカウントされた
値が一致するか否かを検出するｎビットの一致検出回路
である。一致回路５は、これら値の一致を検出すると、
割込み要求信号を出力する。

【００１５】レジスタ３および６は、ｎビットのフリー
ランカウンタ１と同じｎビットのレジスタである。これ
らレジスタ３および６はデータバス９に接続され、この
バス９を介して任意の値がセットされる。

【００１６】フリップフロップ４は、セット端子Ｓおよ
びリセット端子Ｒを備えたセットリセット型フリップフ
ロップである。フリップフロップ４は、セット端子Ｓに
パルスを入力すると“Ｈ”を、またリセット端子Ｒにパ
ルスを入力すると“Ｌ”を出力することにより、カウン
タ１のＯＶＦ出力と一致回路２からの一致信号に応じた
周期のＰＷＭ出力を行う。

【００１７】図２は図１の動作例を示すタイミングチャ
ートであり、これにはｎビットの値を８ビットにした場
合が示されている。図１および図２を用いて第１の実施
例における動作を説明する。

【００１８】まず、レジスタ３にフリップフロップ４を
リセットする時間を格納するとともに、レジスタ４に割
込み要求信号を発生する時間をセットする。これらの設
定は各々内部ＣＰＵに対する命令により行われ、セット
する時間はデータバス９を介してこれらレジスタ３、６
に格納される。なお、図２ではレジスタ３の値を“９８
Ｈ”に、レジスタ６の値を“０２Ｈ”にセットしてい
る。

【００１９】カウンタ１は入力されるクロックパルスＣ
ＬＫによりカウントアップし、オーバーフローするとＯ
ＶＦ出力をフリップフロップ４に出力する。すなわち、
図２においてカウンタ１は８ビットカウンタなので、
“００Ｈ”から計数を開始し、クロックパルスＣＬＫを
入力する度に“１”カウントアップする。そしてカウン
ト値が“ＦＦＨ”になると、ＯＶＦ出力をフリップフロ
ップ４のセット端子Ｓに送出するとともにカウント値を
初期値である“００Ｈ”にリセットし、再び“００Ｈ”
からクロックパルスＣＬＫのカウントアップを行う。

【００２０】また、レジスタ３には“９８Ｈ”がセット
されているため、カウンタ１のカウント値が“９８Ｈ”
になった時点で一致信号がフリップフロップ４のリセッ
ト端子Ｒに出力される。フリップフロップ４は、セット
端子Ｓにカウンタ１からのＯＶＦ出力のパルスを入力す
ると出力を“Ｈ”レベルにし、リセット端子Ｒに一致信
号のパルスを入力すると“Ｌ”レベルを出力する。この
動作を繰り返すことによりパルス出力信号がフリップフ
ロップ４から出力される。

【００２１】一方、割込み要求信号の発生はパルス出力
信号の発生動作とは別の動作により行われる。すなわ
ち、図２ではレジスタ６には“０２Ｈ”がセットされて
いるため、カウンタ１がカウントアップして“０２Ｈ”
になると、レジスタ６の内容とカウンタ１の内容の一致
が一致回路５により検出されて、割込み要求信号が出力
される。

【００２２】このように第１の実施例によれば、一致回
路５とレジスタ６によりパルス出力信号の発生動作に関
わりなくパルス信号周期の任意の時点での割込み要求信
号を発生することが可能となる。したがって、第１の実
施例では特別な制御を行うこと無く、割込み要求信号の
出力制御を高精度で行うことが可能となる。

【００２３】図３は本発明によるパルス出力回路の第２
の実施例を示す回路図である。第１の実施例と第２の実
施例の相違点は、第２の実施例では一致回路を１つに減
らし、この一致回路で２つのレジスタの一致検出を行っ
てフリップフロップ４のリセット信号と割込み要求信号
を出力する点にある。

【００２４】すなわち、レジスタ３および６はセレクタ
７に接続され、このセレクタ７で選択されたレジスタの
内容が一致回路２に送られる。なお、セレクタ７はセレ
クト信号で指定されたレジスタを選択する。一致回路２
はまた、セレクタ８に接続され、選択されたレジスタの
内容とカウンタ１の値が一致すると、一致信号をこのセ
レクタ８に出力する。

【００２５】セレクタ８は、２つの出力端子を備え、一
方の出力端子がフリップフロップ４のリセット端子Ｒに
接続されるとともに、他方の出力端子が割込み要求信号
の出力端子になっている。セレクタ８はまた、セレクタ
７と同じセレクト信号が入力される。セレクタ８は、セ
レクト信号がレジスタ３を示している場合に一致信号を
入力すると、この一致信号を一方の出力端子よりフリッ
プフロップ４のリセット端子Ｒに出力する。また、セレ
クタ８は、セレクト信号がレジスタ６を示している場合
に一致信号を入力すると、この信号を割込み要求信号と
して他方の出力端子より出力する。

【００２６】なお、第２の実施例において第１と同じ構
成要素には同一の符号を記し、重複する説明はここでは
省略した。第２の実施例ではセレクト信号による制御が
加わるが、カウンタ１のビット数、レジスタ３および６
にセットされた値が第１の実施例と同じであれば、フリ
ップフロップ４より出力されるパルス出力信号やセレク
タ８から出力される割込み要求信号は同じタイミングで
出力される。

【００２７】このように第２の実施例によれば、第１の
実施例に対し、回路規模の大きい一致回路を共通に使用
することができるため、第１の実施例の効果の他に回路
規模が小さくできるという利点がある。

【００２８】なお、第１の実施例および第２の実施例を
説明したが、本発明は特にこれら実施例に限定されるも
のではない。すなわち、本発明はパルス出力のセット時
またはリセット時以外には割込み要求信号を出力できな
いという問題点をレジスタと一致回路により解決したも
のであり、本発明を用いればパルス信号周期の任意の時
点で割込み要求信号を発生することが可能となる。

【００２９】また、上記実施例ではパルス出力信号の発
生動作と割込み要求信号発生動作を独立させた場合を例
に説明したが、割込み要求信号に特に限定されるもので
はない。具体的には内蔵されている他の周辺装置の起動
信号として用いても良い。このように周辺装置の起動信
号として用いた場合、プログラムにより周辺装置の起動
を行うよりも起動するまでの処理を省略できるのでリア
ルタイム処理が可能となる。

【００３０】

【発明の効果】このように本発明のパルス出力回路によ
れば、ＣＰＵの割込み要求信号や周辺装置の起動信号な
どを、パルス出力信号の発生動作に関係なく、パルス信
号周期の任意の時点で出力することが可能となり、この
パルス出力の制御を高精度に行うことができる。したが
って、高精度なパルス信号を出力することができる。

【図面の簡単な説明】

【図１】本発明によるパルス出力回路の第１の実施例を
示す回路図である。

【図２】図１に示した第１の実施例におけるタイミング
チャートを示した波形図である。

【図３】本発明によるパルス出力回路の第２の実施例を
示す回路図である。

【符号の説明】

１ カウンタ ２，５ 一致回路 ３，６ レジスタ ４ フリップフロップ ７，８ セレクタ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力したクロックを計数し、この計数値
   が所定の値になると第１の信号を出力するカウンタと、 前記カウンタが計数する範囲内の数値である第１の値が
   格納された第１のレジスタと、 前記カウンタの計数値と前記第１のレジスタに格納した
   第１の値とを比較し、これら値が一致した場合に第２の
   信号を出力する第１の一致回路と、 前記カウンタが計数する範囲内の数値である第２の値が
   格納された第２のレジスタと、 前記カウンタの計数値と前記第２のレジスタに格納した
   第２の値とを比較し、これら値が一致した場合に第３の
   信号を出力する第２の一致回路と、 前記カウンタより第１の信号を入力するとともに前記第
   １の一致回路より第２の信号を入力し、これら信号に応
   じたパルス幅を有するパルスを出力するパルス出力部と
   を有し、 前記第２のレジスタに格納する第２の値を変えることに
   より前記第３の信号の出力タイミングを任意に制御する
   ことを特徴とするパルス出力回路。
2. 【請求項２】 請求項１に記載のパルス出力回路におい
   て、前記第３の信号は制御部に対する割込み要求信号で
   あることを特徴とするパルス出力回路。
3. 【請求項３】 請求項１に記載のパルス出力回路におい
   て、前記第３の信号は周辺装置の起動信号であることを
   特徴とするパルス出力回路。
4. 【請求項４】 請求項１に記載のパルス出力回路におい
   て、前記カウンタはｎビット（ｎは自然数）のフリーラ
   ンカウンタであり、最大値になった時点で前記第１の信
   号を出力することを特徴とするパルス出力回路。
5. 【請求項５】 請求項４に記載のパルス出力回路におい
   て、前記第１のレジスタおよび第２のレジスタはｎビッ
   トのレジスタであることを特徴とするパルス出力回路。
6. 【請求項６】 入力したクロックを計数し、この計数値
   が所定の値になると第１の信号を出力するカウンタと、 前記カウンタが計数する範囲内の数値である第１の値が
   格納された第１のレジスタと、 前記カウンタが計数する範囲内の数値である第２の値が
   格納された第２のレジスタと、 入力した選択信号が第１の選択信号のとき前記第１のレ
   ジスタを、第２の選択信号のとき第２のレジスタを選択
   する第１のセレクタと、 前記第１のセレクタにより選択されたレジスタに格納さ
   れている値と前記カウンタの計数値とを比較し、これら
   値が一致した場合には一致信号を出力する一致回路と、 前記選択信号が第１の選択信号のときに前記一致回路か
   らの一致信号を入力すると第２の信号を出力し、前記選
   択信号が第２の選択信号のときに前記一致回路からの一
   致信号を入力すると第３の信号を出力する第２のセレク
   タと、 前記カウンタより前記第１の信号を入力するとともに前
   記第２のセレクタより第２の信号を入力し、これら信号
   に応じたパルス幅を有するパルスを出力するパルス出力
   部とを有し、 前記第２のレジスタに格納する第２の値を変えることに
   より前記第３の信号の出力タイミングを任意に制御する
   ことを特徴とするパルス出力回路。
7. 【請求項７】 請求項６に記載のパルス出力回路におい
   て、前記第３の信号は制御部に対する割込み要求信号で
   あることを特徴とするパルス出力回路。
8. 【請求項８】 請求項６に記載のパルス出力回路におい
   て、前記第３の信号は周辺装置の起動信号であることを
   特徴とするパルス出力回路。
9. 【請求項９】 請求項６に記載のパルス出力回路におい
   て、前記カウンタはｎビット（ｎは自然数）のフリーラ
   ンカウンタであり、最大値になった時点で前記第１の信
   号を出力することを特徴とするパルス出力回路。
10. 【請求項１０】 請求項９に記載のパルス出力回路にお
    いて、前記第１のレジスタおよび第２のレジスタはｎビ
    ットのレジスタであることを特徴とするパルス出力回
    路。