JPH0773101A

JPH0773101A - 再帰的サイズ決定メモリバスのインターフェースと方法

Info

Publication number: JPH0773101A
Application number: JP5285151A
Authority: JP
Inventors: Thomas M Norcross; トーマス・エム・ノアクロス; William V Miller; ウィリアム・ヴィ・ミラー
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1992-11-13
Filing date: 1993-11-15
Publication date: 1995-03-17
Also published as: US5553244A; EP0597601A1

Abstract

(57)【要約】【目的】この技術はＩＳＡバス上等での８および１６
ビットカードの組み込み問題を解決する。【構成】再帰的スケール決定メモリバスインターフェ
ースのシステムと方法はＩＳＡバス周辺装置カード実現
し、これは８ビットインターフェースに必要とされる外
部メモリ構成要素だけを使用する一方でもう一つの１６
ビットカードのデコードされたメモリ空間内で効率的に
動作する。この同じ周辺装置カードはまた対応するメモ
リ空間に配置された８ビットの他のカードとシステム上
の互換性を持つ。再帰的サイズ決定メモリバスインター
フェースはバス上の他のデバイスからのフィードバック
信号を直接または間接的に監視することによりデータバ
ス幅が変化する（例えば、８または１６ビット）メモリ
アクセスに自動的に対応する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、コンピュータ
システムに関し、特に、マザーボードと周辺装置ボード
の間のデータ転送の調整を行うメモリバスインターフェ
ースに関する。

【０００２】

【従来の技術】様々な周辺装置ボードがパーソナルコン
ピュータシステムに用意されており、これはマザーボー
ドのメモリや機能を拡張するものである。こうした周辺
装置はディスク制御ボード、ビデオグラフィックスアレ
イ（ＶＧＡ）、ネットワークインターフェースボードや
音響ボードを含む。

【０００３】各周辺装置ボードはコネクタ部を備えてお
り、これはＰＣマザーボードの複数拡張スロットに挿入
するためのものである。拡張スロットはマザーボードに
組み込まれた周辺装置バスと内部接続している。周辺装
置バスは様々な制御ラインと同様に、一般にはバス制御
ユニットを介してシステムマイクロプロセッサバスに接
続されている。

【０００４】一回の転送サイクルにおいてある特定の周
辺装置ボードが取り扱うバイト数は周辺装置ボードの回
路の機能や制約に依存する。これは、周辺装置ボードと
マザーボード間のデータ転送幅がマイクロプロセッサ自
体の取り扱うデータ幅と同一でないことを意味し、同じ
システムに接続された周辺装置ボードのデータ転送幅が
ボードによって違うことを意味する。例えば、コンピュ
ータシステムに３２ビットデータバスのマイクロプロセ
ッサが備えられていても、システムに接続された幾つか
の周辺装置ボードは一度に８ビットデータしか転送でき
ないよう設計されており、一方、同じシステムの他の周
辺装置は一度に１６ビットデータを転送できるよう設計
されている。

【０００５】異なるデータ幅を持つ複数のこうした周辺
装置ボードをシステムが取り扱うために、バスコントロ
ーラおよび／またはマイクロプロセッサはデータ転送実
行以前にある特定の周辺装置ボードの取り扱うデータフ
ォーマットを認識しなければならい。これは制御信号を
用いることで解決され、周辺装置ボードは実行されるデ
ータ転送の種類を指示するためにこれを発信する。

【０００６】上記の考え方は以下の例でより理解される
であろう。ＩＢＭＰＣ／ＡＴ互換の２８６および３８
６プロセッサシステムの拡張スロットは、工業標準アー
キテクチャバスもしくはＩＳＡ（アイサと発音する）バ
スとして一般に知られる周辺装置バスに接続されてい
る。図１はＩＢＭＰＣ／ＡＴマザーボードの一部分の
図であり、これはＪ２からＪ６、Ｊ８、Ｊ１０からＪ１
４、Ｊ１６のコネクタから構成される五つのＩＳＡバス
拡張スロットを組み込んでいる。図２はひとつの拡張ス
ロットの拡大図であり、ＩＳＡバスのピンの名称と番号
を説明している。２８６および３８６システムで一般に
使われる他の構成は拡張工業標準アーキテクチャバスも
しくはＥＩＳＡ（エーサと発音する）バスおよびＩＢＭ
のマイクロチャネルアーキテクチャバスもしくはＭＣＡ
バスである。

【０００７】ＩＳＡ標準バスは、多くの周辺装置ボード
がこれに合わせて開発されていること、競争がこうした
ボードの価格を低く保っていることなどの利点を持つ。
しかしながら、ＩＳＡバスは１６本のデータラインと２
４本のアドレスラインのみを持ち、そのため３８６の３
２ビットのデータとアドレスのバスを完全に生かすこと
ができない。このことはバス上のデータ転送スピードを
減じる。ＩＳＡベースの大抵の３８６マシンは、１６メ
ガバイト以上の３２ビット広域メモリとしばしばキャッ
シュメモリをマザーボード上に直接組み込むことにより
この問題を部分的に解決してきた。これらのメモリは周
辺装置バスを通すことなしに直接アクセスできるので、
３８６の最高スピードで動作できるのである。これらの
システムにおいて、ＩＳＡバスはディスクコントローラ
ボード、ビデオグラフィックスボード、ネットワークイ
ンターフェースボード、そして音響ボードといった周辺
装置と通信するだけに使用される。これらのボードのほ
とんどは一度に８ビットまたは１６ビットのデータだけ
を転送するので、ＩＳＡバスの制約はシステムの全体的
なパフォーマンスに思ったほど影響しない。

【０００８】ＩＳＡ環境は他にも欠点を持っている。拡
張カードは基本的に６４０キロと１メガの間のメモリ空
間を使用するよう限定されており、それはこの範囲より
下位のメモリがオペレータプログラムのために予定され
ているためである。この限定された空間を十分に利用す
るために、拡張カードはある大きさの連続アドレス範囲
を占有するのに最適な設計がなされており、それはその
アドレス可能な記憶域に直接対応する。しかしながら、
これは典型的なケースではない、というのは１６ビット
周辺装置カード（例えば、ほとんどのＶＧＡカード）は
上位ローカルバスのアドレスラインＬＡ２３−ＬＡ１７
をデコードして必要なデータフィードバック信号ＭＥＭ
ＣＳ１６をＩＳＡバスコントローラに発しなければなら
ないからである。ＭＥＭＣＳ１６は周辺装置カードによ
り発生されるデータ指示信号であり、現データ転送が１
６ビットメモリサイクルのひとつの待ち状態にあること
を示す。上位ローカルバスのアドレスラインＬＡ２３−
ＬＡ１７は１２８キロ毎の選択を行う。このように、１
６ビットカードが３２キロのアドレス空間だけを占有す
るときでさえ、１２８キロ範囲全体に対する１６ビット
アクセスを示すフィードバック信号が発信される。その
結果、８ビット周辺装置カードはその１２８キロアドレ
ス空間に存在することはできず、それはバスコントロー
ラが８ビットカード上で１６ビットアクセスを実行し、
データの上位バイトが無効になってしまうからである。
したがって、この制約のために、有効なメモリ空間を使
用することができない。

【０００９】メモリ空間の浪費を避け、ユーザが望む多
くの周辺装置カードを使用するために、１６ビットのメ
モリマップカードによりデコードされる１２８キロ空間
の未使用部分内で拡張カードは動作設計されねばなら
ず、それは他に有効メモリブロックがないからである
（ＢＩＯＳシステムやモノクロもしくはグラフィックス
のスクリーンバッファはしばしば他の１２８キロ空間を
占有する）。この問題を解決するのが難しいのは、ＩＳ
Ａバス用のカード設計者がそのシステムに組み込まれる
他のカードのタイプに関する知識を事前に持たないため
である。したがって、１６ビットカードを設計するなら
ば、これは８ビットカードを伴うシステムが失敗する原
因となる。一方、８ビットカードを設計するならば、こ
れは１６ビットカードを伴うシステムが失敗する原因と
なる。こうした場合、システム構築とエンドユーザのサ
ポートは非常に困難で高価なものとなる。別の１６ビッ
トカードによってデコードされる１２８キロ空間に存在
するためには、カードは１６ビットアクセスを実行可能
でなければならない。この制約は８ビットデータバスを
必要とするだけのボードのコストを引き上げるが、その
最も一般的な例は８ビットＢＩＯＳのＲＯＭを含むボー
ドである。

【００１０】価格上昇は１６ビットインターフェースを
取ったときに設計者が招く唯一の損失ではない。１６ビ
ットインターフェースを設計するもうひとつの否定的側
面は、ボードが常に１２８キロ空間をデコードするとい
う事実である。これが意味することは、ユーザが以前か
ら８ビットカードだけをそのシステムの中に持っている
としたら、新しいカードの組み込みはシステム内にある
カードに対して上記と同じ問題を引き起こすということ
である。こうして、同一システム内の８ビットと１６ビ
ットのカードの互換性はしばしば妨げられる。

【００１１】

【発明が解決しようとする課題】本発明に従えば、メモ
リバスインターフェースの再帰的スケール決定のシステ
ムと方法は、ＩＳＡバス周辺装置カードを実現すること
であり、これは８ビットインターフェースに必要とされ
る外部メモリ構成要素だけを使用しながらも、別の１６
ビットカードのデコードメモリ空間内で効果的に動作す
るものである。この周辺装置カードはまた、対応するメ
モリ空間に配置された他の８ビットカードともシステム
における互換性を持つ。

【００１２】メモリバスインターフェースの再帰的サイ
ズ決定は、バス上の他のデバイスからのフィードバック
信号を直接または間接に監視することによって、データ
バスの幅（例えば、８あるいは１６ビット）が変化する
メモリアクセスに自動的に対応する。このアプローチの
基本原則はＩＳＡカードのメモリインターフェースデー
タバスの幅が予め定義される必要はなく、バス上の他の
カードのよって動的に決定されてよいということであ
る。この技術はＩＳＡバス上に８および１６ビットカー
ドを組み込むという前記問題を解決する。メモリインタ
ーフェースの再帰的サイズ決定技術を用いるならば、周
辺装置ボード単体は、８ビットあるいは１６ビットカー
ドを有するシステムの使用に設計され、互換性問題は生
じない。加えて、インターフェースの再帰的スケール決
定はコスト効率もよく、それは、８あるいは１６ビット
アクセスのどちらが実行されるかに無関係に、カードの
メモリ構成要素（ＲＡＭ、ＲＯＭ等）に対する８ビット
インターフェースだけを必要とするからである。

【００１３】

【課題を解決するための手段】これらのそして他の利点
は本発明において達成され、それによればメモリバスイ
ンターフェースはコンピュータマザーボードの拡張スロ
ットに接続可能な一番目の周辺装置ボードに与えられ
る。拡張スロットは周辺装置データバスに一番目の周辺
装置ボードを接続し、一番目の周辺装置ボードは予め定
義された周辺装置機能を実行する周辺装置回路を内蔵す
る。メモリバスインターフェースはバッファ回路を内蔵
して、周辺装置回路の複数データラインと周辺装置デー
タバスラインの一番目のセットとの間で選択的にデータ
を結合する。データ記憶素子は、周辺装置回路の複数デ
ータラインと周辺装置データバスラインの二番目のセッ
トとの間でデータを選択的に結合するために用意されて
いる。さらに、メモリバスインターフェースはデータフ
ォーマットコントローラを結合して、コンピュータマザ
ーボードに接続可能な二番目の周辺装置ボードのデータ
幅フォーマットを示すデータフィードバック信号を受信
する。データフォーマットコントローラは、周辺装置回
路へのメモリアクセスが開始されたとき、制御信号をバ
ッファ回路とデータ記憶素子に送信し、そのためデータ
は二番目の周辺装置ボードのデータ幅フォーマットと同
じ幅フォーマットで周辺装置データバスに送られる。

【００１４】本発明の別の側面に従えば、周辺装置ボー
ドとコンピュータマザーボードのインターフェースを取
る方法が与えられる。周辺装置ボードはコンピュータマ
ザーボードの周辺装置データバスに接続可能で、予め定
義された周辺装置機能を実行する周辺装置回路を内蔵す
る。この方法はコンピュータマザーボードに接続可能な
他の周辺装置ボードのデータ幅フォーマットを示すデー
タフィードバック信号を監視するステップを含む。デー
タフィードバック信号が一番目のデータ幅フォーマット
を示すならば、一番目のバイトデータは一番目のセット
の周辺装置データバスラインから周辺装置回路に送られ
る。データフィードバック信号が二番目のデータ幅フォ
ーマットを示すならば、この方法は、二番目のセットの
周辺装置データバスラインで与えられる二番目のバイト
データを記憶素子内に保存し、一番目のセットの周辺装
置データバスラインで与えられる三番目のバイトデータ
を周辺装置回路に送り、記憶素子内に保存された二番目
のバイトデータを周辺装置回路に送る、こうしたステッ
プからなる。

【００１５】本発明のもう一つの側面に従えば、コンピ
ュータマザーボードに接続可能な他の周辺装置ボードの
データ幅フォーマットを示すデータフィードバック信号
を監視するステップを含む方法が提供される。データフ
ィードバック信号が一番目のデータ幅フォーマットを示
すならば、一番目のバイトデータは周辺装置回路から一
番目のセットの周辺装置データバスラインに送られる。
データフィードバック信号が二番目のデータ幅フォーマ
ットを示すならば、この方法は、周辺装置回路からの二
番目のバイトデータを記憶素子内に保存し、三番目のバ
イトデータを周辺装置回路から一番目のセットの周辺装
置データバスラインに送り、記憶素子に保存された二番
目のバイトデータを、三番目のバイトデータが一番目の
セットの周辺装置データバスラインに送られると同時
に、周辺装置データラインの二番目のセットに送るステ
ップからなる。

【００１６】本発明は図面と以降の詳細な説明からさら
に容易に理解されるものである。当業者が理解する通
り、本発明は一般にメモリバスインターフェースに対応
するものであり、開示する特定の実施例に限定されるも
のではない。

【００１７】

【実施例】次に本発明を実行する現在最も適切な形態を
詳細に説明する。この説明は本発明の実例を端的に示す
ものであり、これに限定されるものではない。

【００１８】図３を参照すると、ひとつのブロック図は
本発明に従った再帰的スケール決定メモリバスインター
フェースを組み込んだコンピュータシステムを示してい
る。

【００１９】システムはマザーボード２０のメモリと機
能を拡張する複数周辺装置拡張スロット２４−２６を持
つＰＣマザーボード２０を含む。周辺装置拡張スロット
２４−２６は差し込み口を持ち、これは差し込み口で受
ける交換可能なボードに周辺装置データバス２７、周辺
装置アドレスバス２８や各種制御線２９を電子的に接続
する。周辺装置データおよびアドレスのバスである２７
と２８はまたマザーボード２０上に搭載されたバス制御
ユニット２３と対であることが示されている。

【００２０】図３のシステムは拡張スロット２４で受け
た一番目の周辺装置ボード３０と拡張スロット２６で受
けた二番目の周辺装置ボード４０をもって例示されてい
る。周辺装置ボード３０は、ディスク制御ボード、ビデ
オグラフィックスアレイボードもしくはネットワークイ
ンターフェースボードといった従来の有効な拡張ボード
の代表としてある。制御線２９の間のひとつの線は周辺
装置ボード３０に接続され、周辺装置ボード３０からバ
ス制御ユニット２３へのデータフィードバック信号の伝
達を担う。データフィードバック信号は周辺装置ボード
３０に対するアクセス間の予め定められた時間に発生
し、生ずるデータ転送のタイプを指示する。例えば、拡
張スロット２４に接続された周辺装置ボードの性格に依
存して、８もしくは１６ビットデータのどちらかの転送
が起きる。バス制御ユニット２３は正しい動作のために
データ転送の可能なタイプを判断しなければならない。
これを達成する本発明の手段は、例えばデータ指示信号
が発せられたときバス制御ユニット２３が１６ビット転
送を待ち、データ指示信号が発せられないとき８ビット
転送を待つようなマザーボードを設計することである。
こうして、読みとりまたは書き込みの動作が周辺装置ボ
ード３０のメモリ空間内に割り付けられた領域に関して
実行されるならば、周辺装置ボード３０は１６ビット転
送を実行するか否かをデータフィードバック信号を発す
ることにより応答する。バス制御ユニット２３はこの信
号を受信し、１６ビット転送を実行するシステムの他の
部分をもって応答調整する。一方、周辺装置ボード３０
がデータフィードバック信号を発しないならば、バス制
御ユニット２３は８ビット転送を調整する。これらのシ
ステムにおいて、データフィードバック信号は基本的に
アドレスバスから選択したラインをデコードすることに
よって発生する。

【００２１】周辺装置ボード４０はＰＣマザーボード２
０の拡張スロット２６に接続されている。周辺装置ボー
ド４０は再帰的スケール決定メモリバスインターフェー
ス４２を持ち、そのためこのボードは他の周辺装置ボー
ドとそれらのデータ転送フォーマット（例えば、８ビッ
トまたは１６ビット）と無関係に互換性を持つ。再帰的
スケールメモリバスインターフェース４２は拡張スロッ
ト２６と標準８ビット周辺装置回路５０との間でインタ
ーフェースを取る。標準８ビット周辺装置回路５０は従
来の有効なボード内の回路と同等もしくは同一で、ディ
スクコントローラ、ビデオグラフィックスアレイボード
またはネットワークインターフェースボードといったも
のの様々な機能のひとつを実行する。

【００２２】再帰的スケール決定メモリバスインターフ
ェース４２は双方向バッファ４４を内蔵し、これはトラ
イステート出力ライン、トライステート出力ラインを有
する双方向データ記憶素子４６、データフォーマットコ
ントローラを持つ。データフォーマットコントローラ４
８は、システム内の他の周辺装置ボードにより発生する
データフィードバック信号を直接または間接的に監視
し、バッファ４４とデータ記憶素子４６を制御し、その
ためデータフィードバック信号と一致するビット幅フォ
ーマットで周辺装置データバス２７とデータの送受を行
う。

【００２３】例えば、周辺装置ボード３０が８ビットま
たは１６ビットのボードであるＩＳＡバスシステムを考
えると、タイプの特定はユーザにより組み込まれた特殊
ボードに依存する。上述した通り、この周辺装置ボード
は、データフィードバック信号ＭＥＭＣＳ１６を発して
１６ビットフォーマットで動作することを示すか、もし
くはデータフィードバック信号ＭＥＭＣＳ１６を発しな
いことで８ビットフォーマットで動作することを示すか
のどちらかを行う。またシステム設計上、データ指示信
号ＭＥＭＣＳ１６は周辺装置アドレスバスから選択され
たビット（例えば、ＬＡ１７−ＬＡ２３）をデコードす
ることから発信すべきである。これらデコードされたア
ドレスビットがまた周辺装置ボード４０の割り付けられ
るメモリ空間（これに加えて、周辺装置ボード３０の割
り付けられるメモリ空間）に対応するならば、そのとき
周辺装置ボード４０に対するいかなるアクセスも周辺装
置ボード３０によるデータフィードバック信号ＭＥＭＣ
Ｓ１６の（それが１６ビットボードであるか否かの）発
信に由来する。上述した通り、こうした場合は、従来の
８ビット周辺装置ボードに互換性問題が生じる。

【００２４】本発明の基本原則によれば、メモリインタ
ーフェースのバス幅は予め定義されるべきではなく、バ
ス上の他のボードからの応答によって動的に決定される
ものである。ＩＳＡバス周辺装置において、再帰的スケ
ール決定インターフェースは、１６ビットカードがデー
タフィードバック信号ＭＥＭＣＳ１６を発するためにデ
コードする同じ１２８キロアドレス範囲に周辺装置ボー
ド４０を割り付けるよう使用される。メモリアクセスで
は、１６ビットアクセス、８ビット奇数バイトアクセ
ス、または８ビット偶数バイトアクセスが可能である。
一度アクセスのタイプがデータフォーマットコントロー
ラ４８により決定されると、再帰的サイズ決定メモリバ
スインターフェースはそのフォーマットでデータを供給
する。８ビットメモリ構成要素だけで１６ビットデータ
を供給することは、下位のアドレスビットの部分的制御
と内部的なラッチ機能によって実現される。システムが
周辺装置ボード４０にアクセスを実行し、他の周辺装置
ボード３０がＭＥＭＣＳ１６信号を発するならば、周辺
装置ボード４０は１６ビット転送におけるデータフォー
マットを行う。一方、周辺装置ボード４０が８ビットカ
ードだけのシステム内にある（そしてこうした信号ＭＥ
ＭＣＳ１６がアクセスの起きたとき発せられない）なら
ば、周辺装置ボード４０は８ビット転送におけるデータ
フォーマットを行う。周辺装置ボード４０は常に１６ビ
ット転送の応答をするわけではないので、このボードは
同じ１２８キロアドレス空間内に割り付けられた他の８
ビットボードに互換性問題を生じさせることはない。

【００２５】図３に示される通り、再帰的スケール決定
メモリバスインターフェースについての特定動作の詳細
は次で考慮される。マザーボード２０により周辺装置ボ
ード４０内に割り付けられたアドレスに対してメモリの
読みとりと書き込みのサイクルが開始されるならば、デ
ータフォーマットコントローラ４８は、周辺装置ボード
３０からデータフィードバック信号が発せられるか否か
に依存して異なった応答をする。データフィードバック
信号が発せられる場合に、マザーボード２０は１６ビッ
トデータ転送を待つ。一方、データフィードバック信号
が発せられない場合に、マザーボード２０は８ビットデ
ータ転送を待つ。データ転送のタイプに依存して、デー
タフォーマットコントローラ４８はバッファ４４とデー
タ記憶素子４６に発する制御信号の生成と移行を制御す
る。加えて、データフォマットコントローラ４８はさら
に周辺装置回路５０の下位ローカルアドレス信号Ａ₀’
を制御する。この動作は次の説明からより理解できる。

【００２６】先ず、周辺装置ボード３０が、周辺装置ボ
ード４０の割り付けられる１２８キロデコードアドレス
空間に存在する１６ビットボードである場合を考える。
この場合、データフィードバック信号は、いつ周辺装置
ボード４０に対するアクセスが開始されても発せられ
る。読みとりサイクルの間、マザーボード２０はデータ
バス２７のラインＤ０−Ｄ１５で１６ビットワードデー
タを待つ。正しいデータタイプにより、データフォーマ
ットコントローラ４８は、読みとりストローブラインを
監視しアドレスバス２８上のアドレス決め信号をデコー
ドすることによって読みとり動作が周辺装置ボード４０
の中に割り付けられたメモリに行われることを識別す
る。読みとり要求の識別のために、データフォーマット
コントローラ４８は下位ローカルアドレス信号Ａ₀’を
検出し、それから要求される１６ビットワードデータの
上位バイトデータが周辺装置回路５０から供給される。
周辺装置アドレスバス２８からの上位ビットアドレスラ
インが周辺装置回路５０により直接受け取られることを
注意しておく。上位バイトデータが周辺装置回路５０か
ら供給されるとき、データフォーマットコントローラ４
８はデータ記憶素子４６内のデータをラッチするための
信号を発生する。このデータはデータラインＤ８−Ｄ１
５に出力される。データフォーマットコントローラ４８
の次のクロックサイクルの間、ローカルアドレス信号Ａ
₀’は低位に出力され、トランシーバ４４はデータライ
ンＤ０−Ｄ７に下位バイトデータを供給するためアクテ
ィブにされる。有効な１６ビットワードデータはそこで
マザーボード２０の周辺装置データバスに供給される。

【００２７】同様に、メモリ書き込みサイクルの間、デ
ータフォーマットコントローラ４８は上位バイトデータ
をデータバス２７からデータ記憶素子４６の中にラッチ
することにより応答する。ほとんど同時に、バッファ４
４はイネーブルにされて下位バイトデータを周辺装置回
路５０に供給する。またこの時に、アドレスＡ₀’は低
位に出力され、そのため下位バイトデータは周辺装置回
路５０へ書き込み可能となる。これが起きたとき、デー
タ記憶素子４６の出力はディセーブルにされトライステ
ートになることを注意しておく。データフォーマットコ
ントローラ４８の次のクロックサイクルの間に、バッフ
ァ４４はディセーブルにされ、データ記憶素子４６の出
力はイネーブルにされ周辺装置回路５０へ上位バイトデ
ータが供給される。またこのクロックサイクルで、周辺
装置回路５０に対するアドレスビットＡ₀’は高位に出
力される。１６ビット書き込みサイクルはそこで完了す
る。

【００２８】前述の通り、１６ビットの読みとりと書き
込みサイクル双方は再帰的スケール決定メモリバスイン
ターフェースの結果、周辺装置ボード４０上で実行可能
となる。様々な手段がマザーボード２０と周辺装置ボー
ド４０の間のデータ転送を調整するために使用されるこ
とに注意しておく。例えば、データフォーマットコント
ローラ４８は、再帰的スケール決定メモリバスインター
フェース４２が周辺装置データバス２７上でデータの送
受を行う間、待ち状態信号を発生してマザーボード２０
の書き込みもしくは読みとりサイクルを遅延させる。様
々な制御構造が実現可能であるが、本発明の請求範囲か
ら逸脱するものではない。

【００２９】周辺装置ボード３０が８ビットボードであ
る場合を次に考えてみる。この場合、データフィードバ
ック信号は、周辺装置ボード４０に対するアクセスが開
始されるときは出力されない。奇数バイト読みとりサイ
クルの間、データフォーマットコントローラ４８は、下
位のローカルアドレスビットＡ₀’を高位に出力し、バ
ッファ４４をイネーブルし、データを周辺装置回路５０
からデータ記憶素子４６の中にラッチすることにより応
答する。同じバイトデータがこうしてラインＤ０−Ｄ７
とラインＤ８−Ｄ１５に与えられる。偶数バイトアクセ
スにために、下位アドレスビットＡ₀’は低位に出力さ
れ、データ記憶素子４６の出力はディセーブルされる。
こうして、データは周辺装置データラインＤ０−Ｄ７だ
けに与えられる。

【００３０】同様に、奇数バイト書き込みサイクルの
間、データラインＤ８−Ｄ１５に与えられるバイトはデ
ータ記憶素子４６内でラッチされる。データ記憶素子４
６の出力はまたイネーブルにされ、データを直接周辺装
置回路５０に与える。偶数バイト転送のために、データ
記憶素子４６はイネーブルにされず、代わって、バッフ
ァ４４はデータラインＤ０−Ｄ７上のバイトデータを周
辺装置回路５０に供給する。

【００３１】再帰的スケール決定メモリバスインターフ
ェース４２は上記の通り正しいデータフォーマットを判
断するための周辺装置ボード３０からのデータフィード
バック信号を直接監視することにより実現する。上述し
た通り、ＩＳＡバス環境において、この信号はＭＥＭＣ
Ｓ１６と表記される。再帰的スケール決定メモリバスイ
ンターフェース４２は、他の周辺装置ボードによって発
生したデータフィードバック信号から来る、あるいはこ
れを示す他の信号を監視することによって相互に実現可
能である。即ち、周辺装置ボード３０からのデータフィ
ードバック信号を直接監視する代わりに、データフォー
マットコントローラ４８は、データフィードバック信号
から発生しこれを示す他の信号を監視可能である。例え
ば、ＩＳＡバス環境において、ＩＳＡバスからの状態信
号ＳＢＨＥと周辺装置下位アドレスビットＳＡ０は、実
行されるメモリアクセスのタイプを判断するために監視
可能である。状態信号ＳＢＨＥとアドレスビットＳＡ０
はマザーボード２０から発生し、データフィードバック
信号ＭＥＭＣＳ１６の代用になる。信号ＭＥＭＣＳ１６
が出力されるときの１６ビットＩＳＡバス転送のため
に、信号ＳＢＨＥはアドレスビットＳＡ０が低位に出力
される間低位に出力される。一方、信号ＭＥＭＣＳ１６
が出力されないときの８ビット偶数バイト転送の間、信
号ＳＢＨＥは高位に出力されアドレスビットＳＡ０は低
位に出力される。同様に、８ビット奇数バイト転送の
間、信号ＳＢＨＥはアドレスビットＳＡ０が高位に出力
される間は低位に出力される。そのためこれらの信号
は、データフィードバック信号ＭＥＭＣＳ１６を間接的
に示すことになる論理ＯＲ機能を介して監視される。設
計者がこの方式（例えば、信号ＭＥＭＣＳ１６よりも信
号ＳＢＨＥとＳＡ０を監視すること）での再帰的スケー
ル決定メモリバスインターフェース４２の実現を選ぶ理
由のひとつは、集積回路上のピンの数を減らすためであ
る。こうした相互的実現の詳細は以降で説明する。

【００３２】次に図４を参照すると、本発明に従った再
帰的スケール決定メモリバスインターフェースは小型コ
ンピュータシステムインターフェースまたはＳＣＳＩ
（「スカジ」と発音する）コントローラ内に実現されて
いる。本実施例において、再帰的スケール決定メモリバ
スインターフェース１００は８進トランシーバ１０２、
データラッチ１０４、ステートマシン１０６を内蔵す
る。再帰的スケール決定メモリバスインターフェース１
００はＩＳＡバス１１０やＳＣＳＩコントローラ等の様
々な構成要素に接続されている。８進トランシーバ１０
２はタイプ２４５の集積回路を使用して実現した双方向
バッファであり、ステートマシン１０６は先に述べたデ
ータフォーマットコントローラのものと同じ機能を実行
する。

【００３３】ＳＣＳＩコントローラはバイト幅のＥＰＲ
ＯＭ１１２を内蔵する特定ＢＩＯＳを必要とする。ＳＣ
ＳＩコントローラはまたＩＳＡバスメモリ空間に割り付
けられる内部スタティックＲＡＭを内蔵する。ＥＰＲＯ
Ｍ１１２のデータバスはＳＣＳＩコントローラのデータ
バス１０８の下位８ビットや８進トランシーバ１０２の
ポートに接続されている。トランシーバ１０２の他のポ
ートはＩＳＡバス１１０の下位バイトデータ（ＳＤ０−
ＳＤ７）に接続されている。

【００３４】１６ビットの読みとりアクセスがＢＩＯＳ
のＥＰＲＯＭ１１２または内部スタティックＲＡＭ１１
４に対してなされるならば、再帰的スケール決定バスイ
ンターフェース回路は先ず、読みとりサイクルを引き伸
ばすためにＩＳＡバス信号ＩＯＣＨＲＤＹを負論理出力
する。その時、インターフェースはＥＰＲＯＭ１１２ま
たはＲＡＭ１１４から上位バイトをアクセスし、データ
レジスタ１０４内で内部的にこれをラッチする。これ
は、ＥＰＲＯＭまたはＲＡＭの下位アドレスビットＡ₀
に出力され、それぞれの出力をイネーブルすることによ
ってローカルになされる。この内部的な転送の間、８進
トランシーバ１０２はイネーブルにされず、上位バイト
はＳＣＳＩデバイスの内側でラッチされる。次のクロッ
クサイクルで、データレジスタ１０４のデータはＳＣＳ
Ｉコントローラのデータバス１０８の上位バイトデータ
Ｄ８−Ｄ１５に出力される（ＳＣＳＩデバイスは１６ビ
ット入出力インターフェースを必要とし、そのためデバ
イス内のこれらのピンはすでに有効されている）。ＩＳ
Ａバス１１０の上位バイトデータラインはＳＣＳＩコン
トローラのデータバス１０８の上位バイトデータライン
に直接接続されている。そして、下位バイトは、下位ア
ドレスビットへ負論理出力しトランシーバ１０２をイネ
ーブルしこうしてこのバイトをＩＳＡバス１１０の下位
バイトに出力することによって、ＥＰＲＯＭ１１２また
はＲＡＭ１１４から出力される。有効データがＩＳＡバ
ス１１０に与えられた後に、ＩＯＣＨＲＤＹは負論理出
力され、このサイクルは終了する。再帰的スケール決定
バスインターフェース内に組み込まれたステートマシン
１０６はＥＰＲＯＭとスタティックＲＡＭのアクセス時
間が適合したことを確認する。これについては以降で説
明する。

【００３５】８ビットアクセスはこれと同じフローに沿
ったものである。奇数バイトアクセスのために、下位ア
ドレスビットは出力され、上位バイトは、それぞれのメ
モリ構成要素（例えば、ＥＰＲＯＭ１１２またはスタテ
ィックＲＡＭ１１４）から取り出され、レジスタ１０４
でラッチされ、システムバスの上位バイト上に出力され
る。この上位バイトはまたトランシーバ１０２をイネー
ブルすることによってＩＳＡバス１１０の下位バイト上
に出力される。偶数バイトアクセスのためには、ＳＣＳ
Ｉコントローラの上位バイトデータの出力がレジスタ１
０４を通じてイネーブルにされないことを除き、１６ビ
ットアクセスと同じようなフローが続く。それゆえ、偶
数バイトだけがＩＳＡデータバスの下位バイトに与えら
れる。内部スタティックＲＡＭ１１４に対する書き込み
アスセスは図３に関する前述に似たアプローチをもって
実行される。このＳＣＳＩコントローラはまた８ビット
だけのＩＳＡバスシステムにおいて使用可能である。こ
の場合、ＳＣＳＩコントローラのＳＢＨＥ入力ピンは高
位に吊られているに過ぎない。

【００３６】再帰的スケール決定バスインターフェース
技術は、拡張カード上のカスタムＢＩＯＳを必要とする
ＩＳＡバスの応用に対して非常に有効である。この技術
をもってすれば、ＩＳＡバス拡張カードはＢＩＯＳの保
存のために８ビットＥＰＲＯＭひとつだけで設計可能で
あり、同じシステム内にある１６ビットカードと依然と
して互換性がある。このことはその構築とエンドユーザ
のサポートを容易にする。

【００３７】最後に図４に関係する図５を参照すると、
ステートマシン１０６の状態を定義する状態図が示され
ている。図５に示される通り、ステートマシン１０６は
八つの状態２００から２０７を持つ。システムがリセッ
トされたとき、ステートマシンはアイドル状態にデフォ
ルト設定され、周辺装置ボード４０のデコードアドレス
空間に対してアクセスが開始されない限り、その状態に
留まる。

【００３８】システムがデコードアドレス空間に対する
メモリアクセスを要求するとき、ステートマシンはその
最初のアクティブ状態２０１に移行する。図から明らか
な通り、信号ＩＯＣＨＲＤＹは低位に出力されアクセス
サイクルを引き伸ばす。ＢＹＴＥＳＥＬ信号は高位に出
力され、周辺装置ボードメモリ構成要素の下位アドレス
ビットＡ₀に与えられる。ＲＥＧＣＬＫというラベルの
レジスタ１０４に対するクロック信号はレジスタ１０４
のイネーブル出力と同様に低位になる。加えて、８進ト
ランシーバ１０２は信号２４５Ｇによってディセーブル
される。

【００３９】ステートマシン１０６はステートマシンク
ロックの次の立ち上がりエッジで次の状態に移行する。
出力信号は正しいタイミングを維持するために状態２０
２と２０３の間に一定に保たれる。ステートマシン１０
６が状態２０４に移行するとき、信号ＲＥＧＣＫはレジ
スタ１０４の中にデータをラッチするために出力され
る。状態クロックの立ち上がりエッジで、ステートマシ
ンは信号ＲＥＧＣＫが負論理出力される状態２０５に移
行する。ＢＹＴＥＳＥＬ信号は、アクセスが８ビット奇
数アクセスならば高位に保たれ、アクセスが１６ビット
アクセスもしくは８ビット偶数バイトアクセスならば低
位に出力される。トタンシーバ１０２は信号２４５Ｇに
よりイネーブルにされ、信号２４５ＤＩＲにより判別さ
れるアクセス動作が書き込みか読みとりかに基づく方向
にデータを転送する。状態２０６で、レジスタ１０４の
出力は、信号ＳＢＨＥが低位ならばイネーブルにされ、
信号ＳＢＨＥが高位ならばディセーブルにされる。ステ
ートマシンが状態２０７を実行するとき、ステートマシ
ンは周辺装置メモリアクセスが実行可能であることをシ
ステムに示すために信号ＩＯＣＨＲＤＹを出力する。即
ち、この時点で、データは正しくフォーマットされ、シ
ステムはそのサイクルを実行可能にする。ステートマシ
ンは、信号ＳＭＥＭＲとＳＭＥＭＷ双方が高位になるま
で状態２０７に留まり、システムがそのアクセスサイク
ルを完了したことを示す。この時点で、ステートマシン
１０６はそのアイドル状態２００に復帰する。

【００４０】フリップフロップもしくはこれと同じ機能
を提供する回路が状態２０７を監視するのに使用される
ことに注意しておく。信号ＳＭＥＭＲとＳＭＥＭＷ双方
が状態２０７のいかなる時点でも高位になるなら、ステ
ートマシンは、信号ＳＭＥＭＲまたはＳＭＥＭＷの状態
がステートマシンの立ち上がりエッジにあるかどうかに
関係なく、アイドル状態２００に移行する。これは、バ
ックトゥバック（ｂａｃｋ−ｔｏ−ｂａｃｋ）メモリア
クセスが起きるかなり早いシステムとインターフェース
を取るときにシステムの終了を見失う可能性を取り除
く。

【００４１】計算機援用設計もしくはＣＡＤのツールは
再帰的スケール決定メモリバスをトランジスタレベルで
実現する図４のブロック図と図５の状態図を特徴付ける
ために使用される。例えば、本発明の一実施例におい
て、図５の状態図は様態言語Ｖｅｒｉｌｏｇで書かれ
た。同時に、合成プログラムＳｙｎｏｐｓｉｓを使用し
て様態言語の数を減少し、ゲートレベルの回路実現を図
った。

【００４２】上記の公開内容が十分に理解されると、多
くの調整と展開は当業者にとり容易なものになる。例え
ば、再帰的スケール決定メモリバスインターフェースを
読みとり動作だけもしくは書き込み動作だけ実行する周
辺装置ボードに組み込むとき、単方向バッファ回路は双
方向バッファ回路４４とトランシーバ１０２のところに
設定される。好ましい実施例の上記詳細が本発明の主旨
と範囲を説明し、限定された意味に受け取るべきではな
いことを理解されたい。本発明の請求範囲は冒頭の請求
項を参照するとより明確になる。

【００４３】

【発明の効果】本発明は上述のように、再帰的サイズ決
定メモリバスインターフェースによって、システム内の
ＩＳＡバス上等においてマザーボードと各種周辺装置ボ
ードの間のアクセスサイズ問題を解決し、その組み込み
を容易にする。

【図面の簡単な説明】

【図１】図１は五つのＩＳＡバス拡張スロットを組み
込んだＩＢＭＰＣ／ＡＴの部分図である。

【図２】図２はひとつの拡張スロットの拡大図であ
り、ＩＳＡバス上のピンの名称と番号が説明されてい
る。

【図３】図３は本発明に従って再帰的スケール決定メ
モリバスインターフェースを組み込んだコンピュータシ
ステムのブロック図である。

【図４】図４は本発明に従って再帰的スケール決定メ
モリバスインターフェースを実現したＳＣＳＩコントロ
ーラのブロック図である。

【図５】図５は図４の再帰的スケール決定メモリバス
インターフェース内の状態遷移を定義する状態図であ
る。

【符号の説明】

ＭＥＭＣＳ１６データフィードバック信号Ａ₀’ 下位ローカルアドレス信号ＳＢＨＥ状態信号ＳＡ０周辺装置下位アドレスビット

───────────────────────────────────────────────────── フロントページの続き (72)発明者ウィリアム・ヴィ・ミラーアメリカ合衆国テキサス州76017アーリントン，ナンバー12029，ダブルス・ドライヴ・1214

Claims

【特許請求の範囲】

【請求項１】一番目の周辺装置ボードに対するメモリバ
スインターフェースであって、コンピュータマザーボー
ドの拡張スロットであり、周辺装置データバスを一番目
の周辺装置ボードおよび予め定義された周辺装置機能を
実行する周辺装置回路を内蔵する一番目の周辺装置ボー
ドに接続する拡張スロットに接続可能であって、周辺装置回路の複数データラインおよび周辺装置データ
バスラインの一番目のセットと対になるバッファ回路で
あり、周辺装置回路の複数データラインと一番目のセッ
トの周辺装置データバスラインとの間のデータと選択的
に対になるバッファ回路、周辺装置回路の複数データラインおよび周辺装置データ
バスラインの二番目のセットと対になるデータ記憶素子
であり、周辺装置回路の複数データラインと二番目のセ
ットの周辺装置データバスラインとの間のデータと選択
的に対になるデータ記憶素子、およびコンピュータマザ
ーボードに接続可能な二番目の周辺装置ボードのデータ
幅フォーマットを示すデータフィードバック信号を受け
取る対のデータフォーマットコントローラであり、周辺
装置回路に対するアクセスが開始され二番目の周辺装置
ボードのデータ幅フォーマットと同じ幅フォーマットで
周辺装置データバスにデータが供給されるときに制御信
号をバッファ回路とデータ記憶素子に供給するデータフ
ォーマットコントローラからなる前記メモリバスインタ
ーフェース。
【請求項２】前記バッファ回路が双方向バッファ回路で
ある請求項１のメモリバスインターフェース。
【請求項３】前記バッファ回路がトライステート出力ラ
インを含む請求項１のメモリバスインターフェース。
【請求項４】前記データ記憶素子がトライステート出力
ラインを含む請求項１のメモリバスインターフェース。
【請求項５】請求項１のメモリバスインターフェースで
あって、その中でデータフォーマットコントローラが一
番目の制御信号をデータ記憶素子に送り、それによりメ
モリ読みとり動作の最初のクロックサイクルの間に周辺
装置回路の複数データラインで与えられる一番目のバイ
トデータをデータ記憶素子に保存させ、そしてその中で
データフォーマットコントローラが二番目の制御信号を
バッファ回路に送り、それによりメモリ読みとり動作の
次のクロックサイクルの間に周辺装置回路の複数データ
ラインで与えられる二番目のバイトデータを一番目のセ
ットの周辺装置データバスラインに伝達させることから
なる前記メモリバスインターフェース。
【請求項６】請求項５のメモリバスインターフェースで
あって、その中で一番目の制御信号がデータ記憶素子に
送られ、そしてその中でデータフィードバック信号が２
バイトデータ幅を持つ一番目のデータフォーマットを示
すときに二番目の制御信号がバッファ回路に送られるこ
とからなる前記メモリバスインターフェース。
【請求項７】請求項６のメモリバスインターフェースで
あって、その中でデータフィードバック信号が１バイト
データ幅を持つ二番目のデータフォーマットを示すなら
ばデータフォーマットコントローラが三番目の制御信号
をバッファ回路に送り、そしてその中で三番目の制御信
号が周辺装置回路の複数データラインで与えられる三番
目のバイトデータをバッファ回路を介して一番目のセッ
トの周辺装置データバスラインに伝達させることからな
る前記メモリバスインターフェース。
【請求項８】前記データフォーマットコントローラが周
辺装置回路の最下位アドレスビットを制御する請求項１
のメモリバスインターフェース。
【請求項９】前記周辺装置回路が小型コンピュータシス
テムインターフェースである請求項１のメモリバスイン
ターフェース。
【請求項１０】前記一番目と二番目のバイトデータが次
のクロックサイクルの間に周辺装置データバスに与えら
れる請求項５のメモリバスインターフェース。
【請求項１１】請求項１のメモリバスインターフェース
であって、その中でデータフォーマットコントローラが
一番目の制御信号をデータ記憶素子に送り、それにより
メモリ書き込み動作の最初のクロックサイクルの間にデ
ータ記憶素子が周辺装置データラインの二番目のセット
で与えられる一番目のバイトデータを保存し、そしてそ
の中でデータフォーマットコントローラが二番目の制御
信号をバッファ回路に送り、それにより一番目のクロッ
クサイクルの間に一番目のセットの周辺装置データバス
ラインで与えられる二番目のバイトデータを周辺装置回
路の複数データラインに伝達し、そしてその中で一番目
のバイトデータがメモリ書き込み動作の次のクロックサ
イクルの間にデータ記憶素子から周辺装置回路の複数デ
ータラインに与えられることからなる前記メモリバスイ
ンターフェース。
【請求項１２】請求項１１のメモリバスインターフェー
スであって、その中で一番目の制御信号がデータ記憶素
子に与えられ、そしてその中でデータフィードバック信
号が２バイトデータ幅を持つ一番目のデータフォーマッ
トを示すときに二番目の制御信号がバッファ回路に送ら
れることからなる前記メモリバスインターフェース。
【請求項１３】請求項１２のメモリバスインターフェー
スであって、その中でデータフィードバック信号が１バ
イトデータ幅を持つ二番目のデータフォーマットを示す
ならばデータフォーマットコントローラが三番目の制御
信号をバッファ回路に送り、そしてその中で三番目の制
御信号が一番目のセットの周辺装置データバスラインで
与えられる三番目のバイトデータをバッファ回路を介し
て周辺装置回路の複数データラインに伝達させることか
らなる前記メモリバスインターフェース。
【請求項１４】前記バッファ回路の出力が次のクロック
サイクルの間ディセーブルにされる請求項１１のメモリ
バスインターフェース。
【請求項１５】請求項５のメモリバスインターフェース
であって、その中でデータフォーマットコントローラが
周辺装置回路の最下位アドレスビットを制御し、そのた
め最下位アドレスビットが一番目のクロックサイクルの
間一番目の論理状態を持ち、最下位アドレスビットが次
のクロックサイクルの間その補数を取られることからな
る前記メモリバスインターフェース。
【請求項１６】請求項１１のメモリバスインターフェー
スであって、その中でデータフォーマットコントローラ
が周辺装置回路の最下位アドレスビットを制御し、その
ため最下位アドレスビットが一番目のクロックサイクル
の間一番目の論理状態を持ち、最下位アドレスビットが
次のクロックサイクルの間その補数を取られることから
なる前記メモリバスインターフェース。
【請求項１７】一番目の周辺装置ボードに対するメモリ
バスインターフェースであって、マザーボードの拡張ス
ロットであり、周辺装置データバスを一番目の周辺装置
ボードおよび予め定義された周辺装置機能を実行する周
辺装置回路を内蔵する一番目の周辺装置ボードに接続す
る拡張スロットに接続可能であって、周辺装置回路の複数データラインおよび周辺装置データ
バスラインの一番目のセットと対になるバッファ回路で
あり、周辺装置回路の複数データラインと一番目のセッ
トの周辺装置データバスラインとの間のデータと選択的
に対になるバッファ回路、周辺装置回路の複数データラインおよび周辺装置データ
バスラインの二番目のセットと対になるデータ記憶素子
であり、周辺装置回路の複数データラインと二番目のセ
ットの周辺装置データバスラインとの間のデータと選択
的に対になるデータ記憶素子、およびコンピュータマザ
ーボードに接続可能な二番目の周辺装置ボードのデータ
幅フォーマットを示すデータフィードバック信号を受け
取る対のデータフォーマットコントローラであり、周辺
装置回路に対するアクセスが開始されデータフィードバ
ック信号に依存する幅フォーマットで周辺装置データバ
スにデータが供給されるときに制御信号をバッファ回路
とデータ記憶素子に供給するデータフォーマットコント
ローラからなる前記メモリバスインターフェース。
【請求項１８】前記バッファ回路が双方向バッファ回路
である請求項１７のメモリバスインターフェース。
【請求項１９】前記バッファ回路がトライステート出力
ラインを含む請求項１７のメモリバスインターフェー
ス。
【請求項２０】前記データ記憶素子がトライステート出
力ラインを含む請求項１７のメモリバスインターフェー
ス。
【請求項２１】請求項１７のメモリバスインターフェー
スであって、その中でデータフォーマットコントローラ
が一番目の制御信号をデータ記憶素子に送り、それによ
りメモリ読みとり動作の最初のクロックサイクルの間に
周辺装置回路の複数データラインで与えられる一番目の
バイトデータをデータ記憶素子に保存させ、そしてその
中でデータフォーマットコントローラが二番目の制御信
号をバッファ回路に送り、それによりメモリ読みとり動
作の次のクロックサイクルの間に周辺装置回路の複数デ
ータラインで与えられる二番目のバイトデータを一番目
のセットの周辺装置データバスラインに伝達させること
からなる前記メモリバスインターフェース。
【請求項２２】請求項２１のメモリバスインターフェー
スであって、その中で一番目の制御信号がデータ記憶素
子に与えられ、そしてその中でデータフィードバック信
号が２バイトデータ幅を持つ一番目のデータフォーマッ
トを示すときに二番目の制御信号がバッファ回路に送ら
れることからなる前記メモリバスインターフェース。
【請求項２３】請求項２２のメモリバスインターフェー
スであって、その中でデータフィードバック信号が１バ
イトデータ幅を持つ二番目のデータフォーマットを示す
ならばデータフォーマットコントローラが三番目の制御
信号をバッファ回路に送り、そしてその中で三番目の制
御信号が周辺装置回路の複数データラインで与えられる
三番目のバイトデータをバッファ回路を介して一番目の
セットの周辺装置データバスラインに伝達させることか
らなる前記メモリバスインターフェース。
【請求項２４】前記データフォーマットコントローラが
周辺装置回路の最下位アドレスビットを制御する請求項
１７のメモリバスインターフェース。
【請求項２５】前記周辺装置回路が小型コンピュータシ
ステムインターフェースである請求項１７のメモリバス
インターフェース。
【請求項２６】前記一番目と二番目のバイトデータが次
のクロックサイクルの間に周辺装置データバスに与えら
れる請求項２１のメモリバスインターフェース。
【請求項２７】請求項１７のメモリバスインターフェー
スであって、その中でデータフォーマットコントローラ
が一番目の制御信号をデータ記憶素子に送り、それによ
りメモリ書き込み動作の最初のクロックサイクルの間に
データ記憶素子が周辺装置データラインの二番目のセッ
トで与えられる一番目のバイトデータを保存し、そして
その中でデータフォーマットコントローラが二番目の制
御信号をバッファ回路に送り、それにより一番目のクロ
ックサイクルの間に一番目のセットの周辺装置データバ
スラインで与えられる二番目のバイトデータを周辺装置
回路の複数データラインに伝達し、そしてその中で一番
目のバイトデータがメモリ書き込み動作の次のクロック
サイクルの間にデータ記憶素子から周辺装置回路の複数
データラインに与えられることからなる前記メモリバス
インターフェース。
【請求項２８】請求項２７のメモリバスインターフェー
スであって、その中で一番目の制御信号がデータ記憶素
子に与えられ、そしてその中でデータフィードバック信
号が２バイトデータ幅を持つ一番目のデータフォーマッ
トを示すときに二番目の制御信号がバッファ回路に送ら
れることからなる前記メモリバスインターフェース。
【請求項２９】請求項２８のメモリバスインターフェー
スであって、その中でデータフィードバック信号が１バ
イトデータ幅を持つ二番目のデータフォーマットを示す
ならばデータフォーマットコントローラが三番目の制御
信号をバッファ回路に送り、そしてその中で三番目の制
御信号が一番目のセットの周辺装置データバスラインで
与えられる三番目のバイトデータをバッファ回路を介し
て周辺装置回路の複数データラインに伝達させることか
らなる前記メモリバスインターフェース。
【請求項３０】前記バッファ回路の出力が次のクロック
サイクルの間ディセーブルにされる請求項２７のメモリ
バスインターフェース。
【請求項３１】請求項２１のメモリバスインターフェー
スであって、その中でデータフォーマットコントローラ
が周辺装置回路の最下位アドレスビットを制御し、その
ため最下位アドレスビットが一番目のクロックサイクル
の間一番目の論理状態を持ち、最下位アドレスビットが
次のクロックサイクルの間その補数を取られることから
なる前記メモリバスインターフェース。
【請求項３２】請求項２７のメモリバスインターフェー
スであって、その中でデータフォーマットコントローラ
が周辺装置回路の最下位アドレスビットを制御し、その
ため最下位アドレスビットが一番目のクロックサイクル
の間一番目の論理状態を持ち、最下位アドレスビットが
次のクロックサイクルの間その補数を取られることから
なる前記メモリバスインターフェース。
【請求項３３】周辺装置ボードとコンピュータマザーボ
ードのインターフェースを取る方法であって、周辺装置
ボードがコンピュータマザーボードの周辺装置データバ
スに接続可能であり、予め定義された周辺装置機能を実
行する周辺装置回路を内蔵して、コンピュータマザーボードに接続可能な他の周辺装置ボ
ードのデータ幅フォーマットを示すデータフィードバッ
ク信号を監視するステップ、データフィードバック信号が一番目のデータ幅フォーマ
ットを示すならば、一番目のバイトデータを一番目のセットの周辺装置デー
タバスラインから周辺機器回路に送るステップ、および
データフィードバック信号が二番目のデータ幅フォーマ
ットを示すならば、二番目のセットの周辺装置データバ
スラインで与えられる二番目のデータバイトを記憶素子
内に保存し、一番目のセットの周辺装置データバスラインで与えられ
る三番目のデータバイトを周辺装置回路に供給し、記憶素子内に保存された二番目のバイトデータを周辺装
置回路に供給するステップからなる前記インターフェー
スの方法。
【請求項３４】請求項３３の周辺装置ボードとコンピュ
ータマザーボードのインターフェースを取る方法であっ
て、その中で一番目のデータ幅フォーマットが８ビット
幅であり、二番目のデータ幅フォーマットが１６ビット
幅であることからなる前記インターフェースの方法。
【請求項３５】請求項３３の周辺装置ボードとコンピュ
ータマザーボードのインターフェースを取る方法であっ
て、その中で三番目のバイトデータが一番目のクロック
サイクルの間に周辺装置回路に供給され、二番目のバイ
トデータが次のクロックサイクルの間に周辺装置回路に
供給されることからなる前記インターフェースの方法。
【請求項３６】請求項３３の周辺装置ボードとコンピュ
ータマザーボードのインターフェースを取る方法であっ
て、三番目のバイトデータを周辺装置回路に供給するときに
周辺装置回路の最下位アドレスビットを一番目の論理状
態にするステップ、および二番目のバイトデータを周辺
装置回路に供給するときに周辺装置回路の最下位アドレ
スビットを一番目の論理状態の補数にするステップから
なる前記インターフェースの方法。
【請求項３７】周辺装置ボードとコンピュータマザーボ
ードのインターフェースを取る方法であって、周辺装置
ボードがコンピュータマザーボードの周辺装置データバ
スに接続可能であり、予め定義された周辺装置機能を実
行する周辺装置回路を内蔵して、コンピュータマザーボードに接続可能な他の周辺装置ボ
ードのデータ幅フォーマットを示すデータフィードバッ
ク信号を監視するステップ、データフィードバック信号が一番目のデータ幅フォーマ
ットを示すならば、一番目のバイトデータを周辺装置か
ら回路周辺装置データバスラインの一番目のセットに送
るステップ、およびデータフィードバック信号が二番目
のデータ幅フォーマットを示すならば、周辺装置回路か
らの二番目のバイトデータを記憶素子内に保存し、一番目のセットの周辺装置データバスラインに周辺装置
回路からの三番目のバイトデータを供給し、三番目のバイトデータが一番目のセットの周辺装置デー
タバスラインに与えられると同時に記憶素子内に保存さ
れた二番目のバイトデータを周辺装置データバスライン
の二番目のセットに供給するステップからなる前記イン
ターフェースの方法。
【請求項３８】請求項３７の周辺装置ボードとコンピュ
ータマザーボードのインターフェースを取る方法であっ
て、その中で一番目のデータ幅フォーマットが８ビット
幅であり、二番目のデータ幅フォーマットが１６ビット
幅であることからなる前記インターフェースの方法。
【請求項３９】請求項３７の周辺装置ボードとコンピュ
ータマザーボードのインターフェースを取る方法であっ
て、その中で二番目のバイトデータが一番目のクロック
サイクルの間に記憶素子に保存され、三番目のバイトデ
ータが次のクロックサイクルの間に一番目のセットの周
辺装置データバスラインに供給されることからなる前記
インターフェースの方法。
【請求項４０】請求項３７の周辺装置ボードとコンピュ
ータマザーボードのインターフェースを取る方法であっ
て、二番目のバイトデータを記憶素子に保存するときに周辺
装置回路の最下位アドレスビットを一番目の論理状態に
するステップ、および三番目のバイトデータを一番目の
セットの周辺装置データバスラインに供給するときに周
辺装置回路の最下位アドレスビットを論理状態の補数に
するステップからなる前記インターフェースの方法。
【請求項４１】コンピュータマザーボードの拡張スロッ
トに接続可能な周辺装置ボードであって、拡張スロット
が周辺装置データバスを周辺装置ボードに接続し、予め定義された周辺装置機能を実行する周辺装置回路、周辺装置回路の複数データラインおよび周辺装置データ
バスラインの一番目のセットと対になるバッファ回路で
あり、周辺装置回路の複数データラインと一番目のセッ
トの周辺装置データバスラインとの間のデータと選択的
に対になるバッファ回路、周辺装置回路の複数データラインおよび周辺装置データ
バスラインの二番目のセットと対になるデータ記憶素子
であり、周辺装置回路の複数データラインと二番目のセ
ットの周辺装置データバスラインとの間のデータと選択
的に対になるデータ記憶素子、およびマザーボードに接
続可能な二番目の周辺装置ボードのデータ幅フォーマッ
トを示すデータフィードバック信号を受け取る対のデー
タフォーマットコントローラであり、周辺装置回路に対
するメモリアクセスが開始され二番目の周辺機器ボード
のデータ幅フォーマットと同じ幅フォーマットで周辺装
置データバスにデータが供給されるときに制御信号をバ
ッファ回路とデータ記憶素子に供給するデータフォーマ
ットコントローラからなる前記周辺装置ボード。
【請求項４２】前記周辺装置回路が小型コンピュータシ
ステムインターフェースである請求項４１の周辺装置ボ
ード。
【請求項４３】請求項４２の周辺装置ボードであって、
バッファ回路および周辺装置回路の複数データラインと
対になる複数データ出力ラインを持つＥＰＲＯＭからな
る前記周辺装置ボード。