JPH0514128A

JPH0514128A - デイジタルフイルタ

Info

Publication number: JPH0514128A
Application number: JP16727391A
Authority: JP
Inventors: Takashi Okada; 岡田　　隆; Satoshi Aikawa; 聡相河
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1991-07-08
Filing date: 1991-07-08
Publication date: 1993-01-22

Abstract

(57)【要約】【目的】本発明は、ディジタルフィルタに関し、回路
規模の削減および低消費電力化が実現でき、かつフィル
タ特性の変更に容易に対応することができることを目的
とする。【構成】整数ｍビットのディジタル信号を入力とし、
ｎ個のタップごとに所定のタップ係数を乗算したタップ
出力を順次加算してフィルタ出力を得るディジタルフィ
ルタにおいて、ｎ個のタップ係数とｍビットの入力信号
の全パターンとの乗算を行い、その乗算結果を出力する
係数発生手段と、前記係数発生手段から出力される乗算
結果をあらかじめ記憶しておき、各タップごとに入力信
号に対応する乗算結果を読み出して出力するｎ個の係数
メモリとを備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルフィルタに
関する。

【０００２】

【従来の技術】図７は、従来のディジタルフィルタの構
成例を示すブロック図である。図７(a) において、入力
信号Ａは、複数個の乗算器７１を用いて各タップ係数ａ
₁〜ａ_nと乗算され、遅延回路（Ｔ）７２および加算器
７３を用いて各乗算器出力（タップ出力）を順次遅延お
よび加算してフィルタ出力信号Ｄを得る構成である。ま
た、図７(b) に示すように、入力信号Ａに順次遅延を与
えてからタップ係数との乗算を行う構成でも等価であ
る。

【０００３】一方、ディジタルフィルタにおいてはタッ
プ係数は固定である。したがって、各タップ係数と入力
信号の全パターンとの乗算結果をあらかじめ算出してメ
モリに格納し、入力信号に対応する乗算結果をそのメモ
リから読み出すことにより、通常の乗算器を用いて乗算
を行った場合と同等の出力を得ることができる。

【０００４】図８は、係数ＲＯＭを用いた従来のディジ
タルフィルタの構成例を示すブロック図である。図に示
す係数ＲＯＭ８１は、図７における乗算器７１に代わる
ものである。各タップ対応の係数ＲＯＭ８１には、入力
信号Ａの全パターンをアドレスとして各タップ係数との
乗算結果が格納される。したがって、入力信号Ａをアド
レス入力とすることにより、各タップごとに対応する乗
算結果が読み出される。

【０００５】

【発明が解決しようとする課題】乗算器を用いる構成の
ディジタルフィルタでは、タップ数分の乗算器が必要と
なるために、タップ数に比例して回路規模が増大してい
た。したがって、タップ数の多いディジタルフィルタは
ＬＳＩ化が困難であった。さらに、乗算器が常に動作状
態にあるために、ＣＭＯＳ回路で構成した場合でも消費
電力が大きくなっていた。

【０００６】また、係数ＲＯＭを用いた構成のディジタ
ルフィルタは、低消費電力化および回路規模の縮小化に
は有効であるが、フィルタ特性によりタップ係数を変更
する場合にはＲＯＭ自体を変更する必要があるためにＬ
ＳＩ全体の設計変更が余儀無くされ、汎用性に乏しかっ
た。一方、ＲＯＭに代えて書き換え可能なＲＡＭなどを
用いる場合には、すべてのタップについてそれぞれのタ
ップ係数と入力信号の全パターンとの乗算結果を格納し
た外部メモリが別途必要となり、逆に回路規模が増大す
ることがあった。

【０００７】本発明は、回路規模の削減および低消費電
力化が実現でき、かつフィルタ特性の変更に容易に対応
することができるディジタルフィルタを提供することを
目的とする。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、整数ｍビットのディジタル信号を入力とし、ｎ個の
タップごとに所定のタップ係数を乗算したタップ出力を
順次加算してフィルタ出力を得るディジタルフィルタに
おいて、ｎ個のタップ係数とｍビットの入力信号の全パ
ターンとの乗算を行い、その乗算結果を出力する係数発
生手段と、前記係数発生手段から出力される乗算結果を
あらかじめ記憶しておき、各タップごとに入力信号に対
応する乗算結果を読み出して出力するｎ個の係数メモリ
とを備えたことを特徴とする。

【０００９】請求項２に記載の発明は、整数ｍビットの
ディジタル信号を入力とし、ｎ個のタップごとに所定の
タップ係数を乗算したタップ出力を順次加算してフィル
タ出力を得るディジタルフィルタにおいて、ｎ個のタッ
プ係数とｍビットの入力信号の符号ビットを除く全パタ
ーンとの乗算を行い、その乗算結果およびタップ係数の
符号ビットを出力する係数発生手段と、前記係数発生手
段から出力される乗算結果およびタップ係数の符号ビッ
トをあらかじめ記憶しておき、各タップごとに入力信号
に対応する乗算結果を読み出し、入力信号およびタップ
係数の各符号ビットから乗算結果の符号を決定して出力
するｎ個の係数メモリとを備えたことを特徴とする。

【００１０】請求項３に記載の発明は、整数ｍビットの
ディジタル信号を入力とし、ｎ個のタップごとに所定の
タップ係数を乗算したタップ出力を順次加算してフィル
タ出力を得るディジタルフィルタにおいて、ｎ個のタッ
プ係数とｍビットの入力信号の全パターンとの乗算を行
い、各タップごとの乗算結果を用いてフィルタ演算結果
を出力する係数発生手段と、前記係数発生手段から出力
されるフィルタ演算結果をあらかじめ記憶しておき、全
タップの入力信号に対応するフィルタ演算結果を読み出
して出力する係数メモリとを備えたことを特徴とする。

【００１１】

【作用】請求項１に記載の発明は、乗算器に代えてデー
タの書き換えが可能なメモリを用い、係数発生手段が入
力信号とタップ係数との乗算結果を自動生成してこのメ
モリに転送する。すなわち、電源投入時およびタップ係
数の書き換え時には、セットアップ時間を設けて係数発
生手段が入力信号の全パターンと各タップ係数との乗算
結果を計算し、その計算結果をメモリに転送して記憶さ
せる。したがって、様々なフィルタ特性を容易に実現す
ることができ、またその変更にも容易に対応することが
できる。その後は、各タップごとのメモリから入力信号
に対応する乗算結果を出力させ、同様にフィルタ出力を
得ることができる。

【００１２】請求項２に記載の発明は、請求項１に記載
の発明の構成において、タップ係数の符号ビットを別途
記憶し、入力信号およびタップ係数の各符号ビットから
乗算結果の符号を決定することができるので、符号ビッ
トを除いて入力信号の全パターンとタップ係数との乗算
処理およびその乗算結果を記憶させることができる。

【００１３】請求項３に記載の発明は、さらに係数発生
手段で各タップごとの乗算結果を用いてフィルタ演算結
果を求め、メモリに転送して記憶させることにより、同
様に様々なフィルタ特性を容易に実現することができ、
またその変更にも容易に対応することができる。

【００１４】

【実施例】図１は、請求項１に記載の発明の実施例構成
を示すブロック図である。図において、係数発生回路１
０ａから出力されるデータ信号Ｂは、それぞれタップ対
応の係数メモリ２１₁〜２１_nに入力される。各係数メ
モリ２１₁〜２１ _nは、外部から与えられるリード／ラ
イト制御信号Ｒ／Ｗにより読み出しおよび書き込みが制
御される。入力信号Ａは、各係数メモリ２１₁〜２１_n
のアドレス入力として与えられる。係数メモリ２１₁の
出力信号Ｃ₁は遅延回路（Ｔ）２２ ₁を介して加算器２
３₁に入力され、係数メモリ２１₂の出力信号Ｃ₂と加
算される。加算器２３₁の出力信号は、遅延回路２２₂
を介して加算器２３₂に入力され、係数メモリ２１₃の
出力信号Ｃ₃と加算される。以下同様に、係数メモリ２
１_nの出力信号Ｃ_nが前段の遅延回路の出力信号と加算
器２３_n-1で加算され、その加算出力がフィルタ出力信
号Ｄとして出力される。

【００１５】図２は、係数発生回路１０ａの実施例構成
を示すブロック図である。図において、パターン発生器
１１はカウンタその他で構成され、入力信号Ａの全パタ
ーンを発生する。タップ係数ＲＯＭ１２は、ｎ個のタッ
プ係数を記憶する。乗算器１３は、パターン発生器１１
から出力される入力信号Ａの各パターンとタップ係数Ｒ
ＯＭ１２から出力される各タップ係数との乗算を行い、
その乗算結果をデマルチプレクサ１４に送出する。デマ
ルチプレクサ１４は、各タップごとの係数メモリに順次
その乗算結果であるデータ信号Ｂを分配出力する。すな
わち、ｎ番目のタップ係数の乗算結果をｎ番目の係数メ
モリ２１_nに転送する。なお、パターン発生器１１の出
力信号は、各係数メモリのアドレス信号として分岐出力
される。

【００１６】ここで、データ信号Ｂの作成方法について
具体的に説明する。タップ係数ＲＯＭ１２には、あらか
じめタップ係数ａ_i(i＝１〜ｎ）を与えておく。ディジ
タルフィルタの伝達関数は、入力信号をｘ_iとすると、

【００１７】

【数１】

【００１８】で表されるので、まずタップ係数ＲＯＭ１
２からタップ係数ａ₁を読み出し、パターン発生器１１
からｍビットの入力信号の全パターンに相当する信号を
発生させ、乗算器１３により順次ａ₁× (00・・・00) ａ₁× (00・・・01) ａ₁× (00・・・10) ・・・ａ₁× (11・・・11) の演算を行う。その乗算結果は、パターン発生器１１の
出力信号（ (00・・・00)〜(11・・・11) ）をアドレス信号と
して係数メモリ２１₁に転送される。タップ係数ａ₂〜
ａ_nについても、表１に示すように、アドレス信号とと
もに乗算結果が各係数メモリ２１₂〜２１_nに転送され
る。

【００１９】

【表１】

【００２０】電源投入時およびタップ係数の書き換え時
には、係数発生回路１０ａから各係数メモリ２１₁〜２
１_nに、入力信号の全パターンと各タップ係数との乗算
結果であるデータ信号Ｂを転送するためのセットアップ
時間が設けられる。このセットアップ終了後に係数発生
回路１０ａを切り離し、係数メモリ２１₁〜２１_nを読
み出し状態に切り換え、入力信号をアドレス信号として
対応するデータを読み出すことにより、通常の乗算器に
よって演算した結果と同等の結果を出力させることがで
きる。なお、各係数メモリのアドレスは共通であるの
で、入力信号をアドレス信号に変換するためのデコード
回路を共用することができる。以下、従来のディジタル
フィルタと同様に、各係数メモリ２１₁〜２１_nの出力
信号Ｃ₁〜Ｃ_nを順次遅延および加算することにより、
フィルタ出力信号Ｄを得ることができる。また、遅延回
路２２₁〜２２_n-1は、図７(b) に示すように係数メモ
リ２１₁〜２１_nの入力側に設けても同様に本発明のデ
ィジタルフィルタを実現することができる。

【００２１】図３は、請求項２に記載の発明の実施例構
成を示すブロック図である。図において、本実施例の特
徴とするところは、図１に示す実施例構成に加えて、入
力信号Ａをコード変換回路３１を介して各係数メモリ４
０に入力させ、加算器２３_nの出力信号をコード再変換
回路３２を介してフィルタ出力信号Ｄに変換する構成に
ある。コード変換回路３１およびコード再変換回路３２
では、例えば２の補数コードと極性振幅コードとの間の
相互変換処理を行い、内部演算はすべて極性振幅コード
で行う。極性振幅コードは、表２に示すように符号ビッ
トと振幅表示ビットとに分けられ、振幅表示ビット部分
は正負ともに同じである。

【００２２】

【表２】

【００２３】したがって、係数発生回路１０ｂでは、符
号ビットを除いた振幅表示ビットに対するパターンのみ
を扱い、各タップ係数の正負の符号ビットは別途与える
ようにする。一方、各係数メモリ４０では図４に示すよ
うに、それぞれの符号ビットをフリップフロップ４１に
保持し、排他的論理和回路（ＥＸ−ＯＲ）４２で入力信
号Ａの符号ビットとの排他的論理和をとることにより、
ＲＡＭ４３から出力される出力信号Ｃ₁〜Ｃ_nの符号を
決定することができる。なお、このような極性振幅コー
ドを用いた場合には符号ビットを別途扱うことができる
ので、メモリ容量を半分にすることができる。

【００２４】図５は、請求項３に記載の発明の実施例構
成を示すブロック図である。図において、係数発生回路
５０は、各タップ係数との乗算結果を算出するととも
に、各タップ出力を組み合わせて算出されるフィルタ演
算データを発生させ、係数メモリ６０に転送する。入力
信号Ａ（ｍビット）は、各タップ対応の遅延回路（Ｔ）
２２₁〜２２_n-1を介してｎ×ｍビットのアドレス信号
として係数メモリ５０に入力され、対応するフィルタ出
力信号Ｄが出力される。

【００２５】図６は、係数発生回路５０の実施例構成を
示すブロック図である。図において、パターン発生器５
１はカウンタその他で構成され、入力信号Ａのｎタップ
分の信号パターンｘ₁，ｘ₂，…，ｘ_nを発生する。タ
ップ係数ＲＯＭ５２はｎ個のタップ係数ａ₁，ａ₂，
…，ａ_nを記憶し、カウンタ５３を用いて各タップ係数
が順次読み出される。乗算器５４，加算器５５および遅
延回路（Ｔ）５６は、パターン発生器５１から出力され
る信号パターンとタップ係数ＲＯＭ５２から出力される
各タップ係数との積和演算を行い、その積和演算結果を
フィルタ演算データとして係数メモリ６０に出力する。
一方、係数メモリ６０に与えられるアドレス信号は、ア
ドレス生成回路５７がパターン発生器５１が出力するｍ
ビットの信号パターンをｎ×ｍビットのシリアル信号に
変換して出力する。たとえば、ｎ＝３，ｍ＝３の場合に
は、ｘ₁＝１０１, ｘ₂＝１１１, ｘ₃＝０１０とする
と、アドレス信号は「１０１１１１０１０」となる。

【００２６】このような構成では、係数メモリ６０のメ
モリ容量は大きくなるが、例えば入力信号のビット数が
８ビットで20タップとすると、約８Ｍビットの容量があ
れば十分であり、現在実用化されているメモリ容量に対
して十分に実現可能である。

【００２７】

【発明の効果】以上説明したように本発明は、電源投入
時あるいはタップ係数の書き換え時に、入力信号の全パ
ターンとタップ係数との乗算結果あるいはフィルタ演算
結果を自動生成して書き換え可能なメモリに転送するこ
とにより、小さな回路規模でフィルタ特性の変更に柔軟
に対応できるディジタルフィルタを実現することができ
る。

【００２８】また、各演算結果の転送を行うセットアッ
プ時の電力消費はあるものの、ディジタルフィルタとし
て機能している定常時の消費電力を大幅に削減すること
ができる。また、同じゲート規模のＬＳＩでは、タップ
数が多く、精度の高いディジタルフィルタを実現するこ
とができる。

【図面の簡単な説明】

【図１】請求項１に記載の発明の実施例構成を示すブロ
ック図である。

【図２】係数発生回路１０ａの実施例構成を示すブロッ
ク図である。

【図３】請求項２に記載の発明の実施例構成を示すブロ
ック図である。

【図４】係数メモリ４０の実施例構成を示すブロック図
である。

【図５】請求項３に記載の発明の実施例構成を示すブロ
ック図である。

【図６】係数発生回路５０の実施例構成を示すブロック
図である。

【図７】従来のディジタルフィルタの構成例を示すブロ
ック図である。

【図８】係数ＲＯＭを用いた従来のディジタルフィルタ
の構成例を示すブロック図である。

【符号の説明】

１０ａ，１０ｂ，５０係数発生回路１１パターン発生器１２タップ係数ＲＯＭ１３乗算器１４デマルチプレクサ２１，４０，６０係数メモリ２２遅延回路（Ｔ）２３加算器３１コード変換回路３２コード再変換回路４１フリップフロップ（ＦＦ）４２排他的論理和回路（ＥＸ−ＯＲ）４３ＲＡＭ５１パターン発生器５２タップ係数ＲＯＭ５３カウンタ５４乗算器５５加算器５６遅延回路（Ｔ）５７アドレス生成回路７１乗算器７２遅延回路（Ｔ）７３加算器８１係数ＲＯＭ

Claims

【特許請求の範囲】

【請求項１】整数ｍビットのディジタル信号を入力と
し、ｎ個のタップごとに所定のタップ係数を乗算したタ
ップ出力を順次加算してフィルタ出力を得るディジタル
フィルタにおいて、ｎ個のタップ係数とｍビットの入力信号の全パターンと
の乗算を行い、その乗算結果を出力する係数発生手段
と、前記係数発生手段から出力される乗算結果をあらかじめ
記憶しておき、各タップごとに入力信号に対応する乗算
結果を読み出して出力するｎ個の係数メモリとを備えた
ことを特徴とするディジタルフィルタ。
【請求項２】整数ｍビットのディジタル信号を入力と
し、ｎ個のタップごとに所定のタップ係数を乗算したタ
ップ出力を順次加算してフィルタ出力を得るディジタル
フィルタにおいて、ｎ個のタップ係数とｍビットの入力信号の符号ビットを
除く全パターンとの乗算を行い、その乗算結果およびタ
ップ係数の符号ビットを出力する係数発生手段と、前記係数発生手段から出力される乗算結果およびタップ
係数の符号ビットをあらかじめ記憶しておき、各タップ
ごとに入力信号に対応する乗算結果を読み出し、入力信
号およびタップ係数の各符号ビットから乗算結果の符号
を決定して出力するｎ個の係数メモリとを備えたことを
特徴とするディジタルフィルタ。
【請求項３】整数ｍビットのディジタル信号を入力と
し、ｎ個のタップごとに所定のタップ係数を乗算したタ
ップ出力を順次加算してフィルタ出力を得るディジタル
フィルタにおいて、ｎ個のタップ係数とｍビットの入力信号の全パターンと
の乗算を行い、各タップごとの乗算結果を用いてフィル
タ演算結果を出力する係数発生手段と、前記係数発生手段から出力されるフィルタ演算結果をあ
らかじめ記憶しておき、全タップの入力信号に対応する
フィルタ演算結果を読み出して出力する係数メモリとを
備えたことを特徴とするディジタルフィルタ。