JPH0773185B2 - 標本化周波数変換装置 - Google Patents
標本化周波数変換装置Info
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- JPH0773185B2 JPH0773185B2 JP1100993A JP10099389A JPH0773185B2 JP H0773185 B2 JPH0773185 B2 JP H0773185B2 JP 1100993 A JP1100993 A JP 1100993A JP 10099389 A JP10099389 A JP 10099389A JP H0773185 B2 JPH0773185 B2 JP H0773185B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタルオーディオ機器によるシステム制
作などにおいて用いられるもので、異なる標本化周波数
をもつ機器間でディジタルデータの受け渡しをするため
の、例えば異なる標本化周波数を有する機器間でダビン
グを行うことができるようにするための、標本化周波数
返還装置の改良に関するものである。
作などにおいて用いられるもので、異なる標本化周波数
をもつ機器間でディジタルデータの受け渡しをするため
の、例えば異なる標本化周波数を有する機器間でダビン
グを行うことができるようにするための、標本化周波数
返還装置の改良に関するものである。
［従来の技術］ 従来の標本化周波数変換装置は、第２図に示すように、
標本化周波数F1（例えば48KHz）で標本化され、ついで
量子化されたディジタル信号（例えばPCM信号）を入力
端子（１）に入力させ、復号化部（２）と補間部（３）
とからなるＤ−Ａ（ディジタル−アナログ）変換器
（４）でアナログ信号に変換し、所定の周波数特性を有
するアナログフィルタ（５）を経、符号化部（６）と量
子化部（７）とからなるＡ−Ｄ（アナログ−ディジタ
ル）変換器（８）を介して出力端子（９）に導き、標本
化周波数F2（例えば44.1KHz）で標本化され、ついで量
子化されたディジタル信号（例えばPCM信号）を得てい
た。
標本化周波数F1（例えば48KHz）で標本化され、ついで
量子化されたディジタル信号（例えばPCM信号）を入力
端子（１）に入力させ、復号化部（２）と補間部（３）
とからなるＤ−Ａ（ディジタル−アナログ）変換器
（４）でアナログ信号に変換し、所定の周波数特性を有
するアナログフィルタ（５）を経、符号化部（６）と量
子化部（７）とからなるＡ−Ｄ（アナログ−ディジタ
ル）変換器（８）を介して出力端子（９）に導き、標本
化周波数F2（例えば44.1KHz）で標本化され、ついで量
子化されたディジタル信号（例えばPCM信号）を得てい
た。
［発明が解決しようとする課題］ しかしながら、第２図に示す従来例の標本化周波数変換
装置では、一度アナログ信号に戻してから標本化周波数
の変換を行うので、雑音が侵入して信号の劣化が生じ易
いという問題点があった。
装置では、一度アナログ信号に戻してから標本化周波数
の変換を行うので、雑音が侵入して信号の劣化が生じ易
いという問題点があった。
本発明は上述の問題点に鑑みなされたもので、構成が簡
単で、かつ雑音の侵入等により信号の劣化が生じにくい
標本化周波数変換装置を提供することを目的とするもの
である。
単で、かつ雑音の侵入等により信号の劣化が生じにくい
標本化周波数変換装置を提供することを目的とするもの
である。
［課題を解決するための手段］ 本発明は、第１の標本化周波数F1で標本化された第１の
信号を第２の標本化周波数F2で標本化された第２の信号
に変換する標本化周波数変換装置において、N1段（N1は
２以上の整数）のシフトレジスタの前後にｎ段（ｎはN1
より小さな整数）シフトレジスタを直列に結合してな
り、前記第１標本化周波数F1で標本化された第１信号を
前記第１標本化F1のタイミングでシフトする直列入力、
並列出力形の第１シフトレジスタと、この第１シフトレ
ジスタ各標本値を期間Ｔ（Ｔ＝N1/F1）毎にラッチする
第１ラッチ回路群と、この第１ラッチ回路群にラッチさ
れた標本値に時変係数を乗算して出力する時変係数フィ
ルタ群と、この時変係数フィルタ群の出力データを加算
する加算回路と、この加算回路の出力データ前記第２標
本化周波数F2のタイミングでN2本（N2は２以上の整数）
の出力線に切り換えて導く切換回路と、この切換回路の
N2本の出力線に導かれた出力データをラッチする第２ラ
ッチ回路群と、この第２ラッチ回路群のラッチデータを
前記期間Ｔ毎に入力するN2段のシフトレジスタからな
り、前記第２標本化周波数F2のタイミングでシフトして
前記第２標本化周波数F2で標本化された第２信号を出力
する並列入力、直列出力形の第２シフトレジスタと、繰
り返し周波数が周波数F2のクロックパルスを計数するリ
ングカウンタと、前記第１、第２標本化周波数F1、F2に
よる標本化時刻の相対関係により決定される有限インパ
ルス応答波形のレベルに対応した時変係数データを予め
設定記憶したメモリと、前記リングカウンタの計数値を
アドレスとして前記メモリから対応した時変係数データ
を読み出し、前記時変係数フィルタ群の時変係数を切り
換え制御する制御回路とを具備してなり、前記T,N1,F1,
N2,F2は を満足してなることを特徴とするものである。
信号を第２の標本化周波数F2で標本化された第２の信号
に変換する標本化周波数変換装置において、N1段（N1は
２以上の整数）のシフトレジスタの前後にｎ段（ｎはN1
より小さな整数）シフトレジスタを直列に結合してな
り、前記第１標本化周波数F1で標本化された第１信号を
前記第１標本化F1のタイミングでシフトする直列入力、
並列出力形の第１シフトレジスタと、この第１シフトレ
ジスタ各標本値を期間Ｔ（Ｔ＝N1/F1）毎にラッチする
第１ラッチ回路群と、この第１ラッチ回路群にラッチさ
れた標本値に時変係数を乗算して出力する時変係数フィ
ルタ群と、この時変係数フィルタ群の出力データを加算
する加算回路と、この加算回路の出力データ前記第２標
本化周波数F2のタイミングでN2本（N2は２以上の整数）
の出力線に切り換えて導く切換回路と、この切換回路の
N2本の出力線に導かれた出力データをラッチする第２ラ
ッチ回路群と、この第２ラッチ回路群のラッチデータを
前記期間Ｔ毎に入力するN2段のシフトレジスタからな
り、前記第２標本化周波数F2のタイミングでシフトして
前記第２標本化周波数F2で標本化された第２信号を出力
する並列入力、直列出力形の第２シフトレジスタと、繰
り返し周波数が周波数F2のクロックパルスを計数するリ
ングカウンタと、前記第１、第２標本化周波数F1、F2に
よる標本化時刻の相対関係により決定される有限インパ
ルス応答波形のレベルに対応した時変係数データを予め
設定記憶したメモリと、前記リングカウンタの計数値を
アドレスとして前記メモリから対応した時変係数データ
を読み出し、前記時変係数フィルタ群の時変係数を切り
換え制御する制御回路とを具備してなり、前記T,N1,F1,
N2,F2は を満足してなることを特徴とするものである。
［作用］ 第１標本化周波数F1で標本化された第１信号（標本値）
は、繰り返し周波数F1のタイミング第１シフトレジスタ
に順次直列に入力する。第１ラッチ回路群は に第１シフトレジスタの各段のシフトレジスタ内の標本
値をラッチする。第１ラッチ回路群にラッチされた標本
値は、時変係数フィルタ群によって時変係数が乗算さ
れ、加算回路で加算される。このとき、制御回路は、リ
ングカウンタの係数値をアドレスとしてメモリから対応
した時変係数データを読み出して時変係数フィルタ群の
時変係数を切り換え制御するので、第１ラッチ回路群に
ラッチされた標本値は、まず、時変係数フィルタで第１
番目の重み付けがなされ、加算回路で加算され、この加
算データは切換回路を介して第２ラッチ回路群の１番目
のラッチ回路にラッチされる。ついで時変係数フィルタ
群で２番目の重み付けがなされ、加算回路で加算された
加算データは切換回路を介して第２ラッチ回路群の２番
目のラッチ回路にラッチされる。以下同様に作用し、時
変係数フィルタ群でN2番目の重み付けがなされ、加算回
路で加算された加算データは切換回路を介して第２ラッ
チ回路群のN2番目のラッチ回路にラッチされる。第２ラ
ッチ回路群にラッチされたN2個のラッチデータは に第２シフトレジスタに並列に入力し、この第２シフト
レジスタからは周波数F2のタイミングでデータが直列に
出力する。すなわち、第２の標本化周波数F2で標本化さ
れた第２の信号（標本化）として出力する。
は、繰り返し周波数F1のタイミング第１シフトレジスタ
に順次直列に入力する。第１ラッチ回路群は に第１シフトレジスタの各段のシフトレジスタ内の標本
値をラッチする。第１ラッチ回路群にラッチされた標本
値は、時変係数フィルタ群によって時変係数が乗算さ
れ、加算回路で加算される。このとき、制御回路は、リ
ングカウンタの係数値をアドレスとしてメモリから対応
した時変係数データを読み出して時変係数フィルタ群の
時変係数を切り換え制御するので、第１ラッチ回路群に
ラッチされた標本値は、まず、時変係数フィルタで第１
番目の重み付けがなされ、加算回路で加算され、この加
算データは切換回路を介して第２ラッチ回路群の１番目
のラッチ回路にラッチされる。ついで時変係数フィルタ
群で２番目の重み付けがなされ、加算回路で加算された
加算データは切換回路を介して第２ラッチ回路群の２番
目のラッチ回路にラッチされる。以下同様に作用し、時
変係数フィルタ群でN2番目の重み付けがなされ、加算回
路で加算された加算データは切換回路を介して第２ラッ
チ回路群のN2番目のラッチ回路にラッチされる。第２ラ
ッチ回路群にラッチされたN2個のラッチデータは に第２シフトレジスタに並列に入力し、この第２シフト
レジスタからは周波数F2のタイミングでデータが直列に
出力する。すなわち、第２の標本化周波数F2で標本化さ
れた第２の信号（標本化）として出力する。
［実施例］ 第１図は本発明の一実施例を示すもので、（11）は第１
の標本化周波数F1（例えば48KHz）で標本化された第１
の信号（標本値）を入力する入力端子である。この入力
端子（11）は従来例を示す第２図におけるＤ−Ａ変換器
（４）の補間部（３）の入力側に相当する。前記入力端
子（11）には、エリアシングを防止をするためのアンチ
エリアスフィルタ（12）を介して第１シフトレジスタ
（13）が結合されている。前記第１シフトレジスタ（1
3）はｎ段（例えばｎ＝32）のシフトレジスタと、N1段
（前記ｎより大きな２以上の整数で、例えばN1＝640）
のシフトレジスタと、ｎ段のシフトレジスタを直列に結
合してなり、繰り返し周波数F1のクロックパルスで直列
に入力し、 のタイミングで並列に出力するように形成されている。
前記第１シフトレジスタ（13）の各段のシフトレジスタ
の出力側には第１ラッチ回路群（14）が結合され、この
第１ラッチ回路群（14）の出力側には時変係数フィルタ
群（15）を介して加算回路（16）が結合されている。
の標本化周波数F1（例えば48KHz）で標本化された第１
の信号（標本値）を入力する入力端子である。この入力
端子（11）は従来例を示す第２図におけるＤ−Ａ変換器
（４）の補間部（３）の入力側に相当する。前記入力端
子（11）には、エリアシングを防止をするためのアンチ
エリアスフィルタ（12）を介して第１シフトレジスタ
（13）が結合されている。前記第１シフトレジスタ（1
3）はｎ段（例えばｎ＝32）のシフトレジスタと、N1段
（前記ｎより大きな２以上の整数で、例えばN1＝640）
のシフトレジスタと、ｎ段のシフトレジスタを直列に結
合してなり、繰り返し周波数F1のクロックパルスで直列
に入力し、 のタイミングで並列に出力するように形成されている。
前記第１シフトレジスタ（13）の各段のシフトレジスタ
の出力側には第１ラッチ回路群（14）が結合され、この
第１ラッチ回路群（14）の出力側には時変係数フィルタ
群（15）を介して加算回路（16）が結合されている。
前記加算回路（16）の出力側には、第２の標本化周波数
F2（例えばF2＝44.1KHz）のタイミングで切り換えられ
る切換回路（17）が結合され、この切換回路17）のN2本
（例えばN2＝588）の出力側には、周波数F2のタイミン
グで順次切り換えてラッチするN2個のラッチ回路からな
る第２ラッチ回路群（18）が結合されている。この第２
ラッチ回路群（18）の出力側には、 に並列入力を受け入れ、周波数F2タイミングで直列出力
するN2段のシフトレジスタからなる第２シフトレジスタ
（19）が結合されている。前記第２シフトレジスタ（1
9）の出力側は補正フィルタ（20）を介して出力端子（2
1）に結合されている。この出力端子（21）は従来例を
示す第２図のＡ−Ｄ変換器（８）の符号化部（６）の出
力側に相当する。（22）は繰り返し周波数F2のクロック
パルスを計数するN2進のリングカウンタ、（23）は、第
１、第２標本化周波数F1、F2による標本化時刻の相対関
係により決定されるインパルス応答波形のレベルに対応
した時変係数データを予め設定記憶したメモリである。
F2（例えばF2＝44.1KHz）のタイミングで切り換えられ
る切換回路（17）が結合され、この切換回路17）のN2本
（例えばN2＝588）の出力側には、周波数F2のタイミン
グで順次切り換えてラッチするN2個のラッチ回路からな
る第２ラッチ回路群（18）が結合されている。この第２
ラッチ回路群（18）の出力側には、 に並列入力を受け入れ、周波数F2タイミングで直列出力
するN2段のシフトレジスタからなる第２シフトレジスタ
（19）が結合されている。前記第２シフトレジスタ（1
9）の出力側は補正フィルタ（20）を介して出力端子（2
1）に結合されている。この出力端子（21）は従来例を
示す第２図のＡ−Ｄ変換器（８）の符号化部（６）の出
力側に相当する。（22）は繰り返し周波数F2のクロック
パルスを計数するN2進のリングカウンタ、（23）は、第
１、第２標本化周波数F1、F2による標本化時刻の相対関
係により決定されるインパルス応答波形のレベルに対応
した時変係数データを予め設定記憶したメモリである。
（24）はCPU（中央処理装置）などからなる制御回路
で、この制御回路（24）は前記リングカウンタ（22）の
計数値に基づいて、前記第１ラッチ回路群（14）のラッ
チ制御、前記加算回路（16）のセット・リセット制御、
前記切換回路（17）の切り換え制御、前記第２ラッチ回
路群（18）のラッチ制御を行うとともに、前記リングカ
ウンタ（22）の計数値をアドレスとして前記メモリ（2
3）から対応した時変係数データを読み出し、前記時変
係数フィルタ群（15）の時変係数k1,…,kn,…kmを切り
換え制御するように構成されている。前記期間Ｔ、周波
数F1、F2、シフトレジスタの段数N1、N2は次式を満足す
るように設定されている。
で、この制御回路（24）は前記リングカウンタ（22）の
計数値に基づいて、前記第１ラッチ回路群（14）のラッ
チ制御、前記加算回路（16）のセット・リセット制御、
前記切換回路（17）の切り換え制御、前記第２ラッチ回
路群（18）のラッチ制御を行うとともに、前記リングカ
ウンタ（22）の計数値をアドレスとして前記メモリ（2
3）から対応した時変係数データを読み出し、前記時変
係数フィルタ群（15）の時変係数k1,…,kn,…kmを切り
換え制御するように構成されている。前記期間Ｔ、周波
数F1、F2、シフトレジスタの段数N1、N2は次式を満足す
るように設定されている。
すなわち、第１標本化周波数F1で標本化されたN1個の標
本値が第１シフトレジスタのN1段のシフトレジスタを占
めるのに要する期間 と、第２標本化周波数F2で標本化されたN2個の標本値が
第２シフトレジスタのN2段のシフトレジスタからシフト
されて出力するに要する期間 とが等しい期間Ｔとなるように設定される。
本値が第１シフトレジスタのN1段のシフトレジスタを占
めるのに要する期間 と、第２標本化周波数F2で標本化されたN2個の標本値が
第２シフトレジスタのN2段のシフトレジスタからシフト
されて出力するに要する期間 とが等しい期間Ｔとなるように設定される。
つぎに前記実施例の作用について説明する。
（イ）第１標本化周波数F1（例えば48KHz）で標本化さ
れた第１の信号（標本値）が入力端子（11）に入力する
と、この標本値が、エリアシングを防止するために の周波数成分を遮断するアンチエリアスフィルタ（12）
を介して、繰り返し周波数F1のタイミングで第１シフト
レジスタ（13）に直列に入力する。
れた第１の信号（標本値）が入力端子（11）に入力する
と、この標本値が、エリアシングを防止するために の周波数成分を遮断するアンチエリアスフィルタ（12）
を介して、繰り返し周波数F1のタイミングで第１シフト
レジスタ（13）に直列に入力する。
（ロ）ある期間 に標本化されたN1個の標本値が第１シフトレジスタ（1
3）のN1段シフトレジスタに、直前の期間Tl-1（Tl-1＝
Ｔ）に標本化された標本値の終りのｎ個の標本値が第１
シフトレジスタ（13）の先端側（図中右側）のｎ段のシ
フトレジスタに、直後の期間Tl+1（Tl+1＝Ｔ）の一部の
期間に標本化された標本値の始めのｎ個の標本値が第１
シフトレジスタ（13）の先端側（図中左側）のｎ段のシ
フトレジスタにそれぞれ入力して第１シフトレジスタ
（13）がいっぱいになったとすると、これらの標本値
は、制御回路（24）からのラッチ信号によって第１ラッ
チ回路群（14）にラッチされる。
3）のN1段シフトレジスタに、直前の期間Tl-1（Tl-1＝
Ｔ）に標本化された標本値の終りのｎ個の標本値が第１
シフトレジスタ（13）の先端側（図中右側）のｎ段のシ
フトレジスタに、直後の期間Tl+1（Tl+1＝Ｔ）の一部の
期間に標本化された標本値の始めのｎ個の標本値が第１
シフトレジスタ（13）の先端側（図中左側）のｎ段のシ
フトレジスタにそれぞれ入力して第１シフトレジスタ
（13）がいっぱいになったとすると、これらの標本値
は、制御回路（24）からのラッチ信号によって第１ラッ
チ回路群（14）にラッチされる。
（ハ）つぎの期間Tl+1内において第１ラッチ回路群（1
4）にラッチされた各段の標本値は、時変係数フィルタ
群（15）によって時変係数k1,…,km（ｍ＝Ｎ＋2n）が乗
算される。このとき、制御回路（24）はN2進のリングカ
ウンタ（22）の計数値をアドレスとしてメモリ（23）か
ら対応した時変係数データを読み出して時変係数フィル
タ群（15）の時変係数k1,…,kmの値を切り換え制御する
すなわち、メモリ（23）には、第１、第２標本化周波数
F1,F2による標本化時刻の相対関係により決定される有
限インパルス応答波形（応答期間Tr）のレベルに対応し
た時変係数データが予め設定記憶されている。例えば、
応答期間Trは第１シフトレジスタ（13）の2n段のシフト
レジスタのシフト期間に設定され、アドレス「１」に
は、k1＝k2＝…＝kN＝０で、kN+1〜kmが、第１シフトレ
ジスタ（13）のN1段のシフトレジスタの１番目（図中右
から１番目）の標本値の標本化時刻と第２シフトレジス
タ（19）のN2段のシフトレジスタの１番目（図中右から
１番目）の標本値の標本化時刻との相対関係によって決
定される有限インパルス応答波形のレベルに対応した値
となるように設定される。以下同様にして、アドレス
「N2」には、K2n+1＝K2n+2＝…＝km＝０で、k1〜k2n
が、第１シフトレジスタ（13）のN1番目（図中左から１
番目）の標本値の標本化時刻と第２シフトジスタ（19）
のN2段のシフトレジスタの１番目（図中左から１番目）
の標本値の標本化時刻との相対関係によって決定され
る。有限インパルス応答波形のレベルに対応した値とな
るように設定される。このため、第１ラッチ回路群（1
4）にラッチされた標本値は時変係数フィルタ群（15）
によって、所定の重み付けがされて加算回路（16）に出
力する。
4）にラッチされた各段の標本値は、時変係数フィルタ
群（15）によって時変係数k1,…,km（ｍ＝Ｎ＋2n）が乗
算される。このとき、制御回路（24）はN2進のリングカ
ウンタ（22）の計数値をアドレスとしてメモリ（23）か
ら対応した時変係数データを読み出して時変係数フィル
タ群（15）の時変係数k1,…,kmの値を切り換え制御する
すなわち、メモリ（23）には、第１、第２標本化周波数
F1,F2による標本化時刻の相対関係により決定される有
限インパルス応答波形（応答期間Tr）のレベルに対応し
た時変係数データが予め設定記憶されている。例えば、
応答期間Trは第１シフトレジスタ（13）の2n段のシフト
レジスタのシフト期間に設定され、アドレス「１」に
は、k1＝k2＝…＝kN＝０で、kN+1〜kmが、第１シフトレ
ジスタ（13）のN1段のシフトレジスタの１番目（図中右
から１番目）の標本値の標本化時刻と第２シフトレジス
タ（19）のN2段のシフトレジスタの１番目（図中右から
１番目）の標本値の標本化時刻との相対関係によって決
定される有限インパルス応答波形のレベルに対応した値
となるように設定される。以下同様にして、アドレス
「N2」には、K2n+1＝K2n+2＝…＝km＝０で、k1〜k2n
が、第１シフトレジスタ（13）のN1番目（図中左から１
番目）の標本値の標本化時刻と第２シフトジスタ（19）
のN2段のシフトレジスタの１番目（図中左から１番目）
の標本値の標本化時刻との相対関係によって決定され
る。有限インパルス応答波形のレベルに対応した値とな
るように設定される。このため、第１ラッチ回路群（1
4）にラッチされた標本値は時変係数フィルタ群（15）
によって、所定の重み付けがされて加算回路（16）に出
力する。
（ニ）加算回路（16）は制御回路（24）からのセット・
リセット制御によって、周波数F2のタイミングで加算を
行い、その加算データを切換回路（17）に出力する。切
換回路（17）は制御回路（24）からの切り換え制御によ
って周波数F2のタイミングで第２ラッチ回路群（18）の
ラッチ回路に順次加算データを出力する。
リセット制御によって、周波数F2のタイミングで加算を
行い、その加算データを切換回路（17）に出力する。切
換回路（17）は制御回路（24）からの切り換え制御によ
って周波数F2のタイミングで第２ラッチ回路群（18）の
ラッチ回路に順次加算データを出力する。
（ホ）第２ラッチ回路群（18）は制御回路（24）からの
ラッチ信号により切換回路（17）のＮ本の出力線に順次
現われる加算データをラッチする。
ラッチ信号により切換回路（17）のＮ本の出力線に順次
現われる加算データをラッチする。
（ヘ）Tl+1期間経過して第２ラッチ回路群（18）から全
てのラッチ回路に加算データがラッチされると、制御回
路（24）からの制御信号により、これらの加算データが
第２シフトレジスタ（19）に並列に入力し、ついで、こ
の入力データはつぎのTl+2期間内において第２シフトレ
ジスタ（19）から順次直列に出力する。
てのラッチ回路に加算データがラッチされると、制御回
路（24）からの制御信号により、これらの加算データが
第２シフトレジスタ（19）に並列に入力し、ついで、こ
の入力データはつぎのTl+2期間内において第２シフトレ
ジスタ（19）から順次直列に出力する。
（ト）Tl+2期間内に第２シフトレジスタ（19）から直列
に出力する標本値は、第２標本化周波数F2で標本化され
たデータに相当し、この標本値は補正フィルタ（20）に
よって有限インパルス応答特性の歪みが補正され、出力
端子（21）から出力する。
に出力する標本値は、第２標本化周波数F2で標本化され
たデータに相当し、この標本値は補正フィルタ（20）に
よって有限インパルス応答特性の歪みが補正され、出力
端子（21）から出力する。
［発明の効果］ 本発明による標本化周波数変換装置は、上記のように第
１の標本化周波数F1で標本化された標本値をアナログ値
に変えることなくディジタルのままで第２の標本化周波
数F2で標本化された標本値に変換するようにしたので、
従来の一旦アナログ値に変換してから行うものと比べて
雑音の侵入等による信号の劣化が生じにくい。
１の標本化周波数F1で標本化された標本値をアナログ値
に変えることなくディジタルのままで第２の標本化周波
数F2で標本化された標本値に変換するようにしたので、
従来の一旦アナログ値に変換してから行うものと比べて
雑音の侵入等による信号の劣化が生じにくい。
第１シフトレジスタによって第１標本化周波数F1で標本
化された第１信号を並列信号に変換することによって、
時変係数を乗算する時変係数フィルタ群や時変係数フィ
ルタ群の出力データを加算する加算回路の処理を並列処
理とするようにしたので、処理速度を高速にする必要が
なく、装置の構成を安価にすることができる。
化された第１信号を並列信号に変換することによって、
時変係数を乗算する時変係数フィルタ群や時変係数フィ
ルタ群の出力データを加算する加算回路の処理を並列処
理とするようにしたので、処理速度を高速にする必要が
なく、装置の構成を安価にすることができる。
第１図は本発明による標本化周波数変換装置の一実施例
を示すブロック図、第２図は従来例を示すブロック図で
ある。 （13）……第１シフトレジスタ、（14）……第１ラッチ
回路群、（15）……時変係数フィルタ群、（16）……加
算回路、（17）……切換回路、（18）……第２ラッチ回
路群、（19）……第２シフトレジスタ、（22）……リン
グカウンタ（23）……メモリ、（24）……制御回路。
を示すブロック図、第２図は従来例を示すブロック図で
ある。 （13）……第１シフトレジスタ、（14）……第１ラッチ
回路群、（15）……時変係数フィルタ群、（16）……加
算回路、（17）……切換回路、（18）……第２ラッチ回
路群、（19）……第２シフトレジスタ、（22）……リン
グカウンタ（23）……メモリ、（24）……制御回路。
Claims (1)
- 【請求項１】第１の標本化周波数F1で標本化された第１
の信号を第２の標本化周波数F2で標本化された第２の信
号に変換する標本化周波数変換装置において、N1段（N1
は２以上の整数）のシフトレジスタ前後にｎ段（ｎはN1
より小さな整数）のシフトレジスタを直列に結合してな
り、前記第１標本化周波数F1で標本化された第１信号を
前記第１標本化周波数F1のタイミングでシフトする直列
入力、並列出力形の第１シフトレジスタと、 この第１シフトレジスタの各標本値を期間Ｔ（Ｔ＝N1/F
1）毎にラッチする第１ラッチ回路群と、 この第１ラッチ回路群にラッチされた標本値に時変係数
を乗算して出力する時変係数フィルタ群と、 この時変係数フィルタ群の出力データを加算する加算回
路と、 この加算回路の出力データ前記第２標本化周波数F2のタ
イミングでN2本（N2は２以上の整数）の出力線に切り変
えて導く切換回路と、 この切換回路のN2本の出力線に導かれた出力データをラ
ッチする第２ラッチ回路群と、 この第２ラッチ回路群のラッチデータを前記期間Ｔ毎に
入力するN2段のシフトレジスタからなり、前記第２標本
化周波数F2のタイミングでシフトして前記第２標本化周
波数F2で標本化された第２信号を出力する並列入力、直
列出力形の第２シフトレジスタと、 繰り返し周波数が周波数F2のクロックパルスを計数する
リングカウンタと、前記第１、第２標本化周波数F1、F2
による標本化時刻の相対関係により決定される有限イン
パルス応答波形のレベルに対応した時変係数データを予
め設定記憶したメモリと、 前記リングカウンタの計数値をアドレスとして前記メモ
リから対応した時変係数データを読み出し、前記時変係
数フィルタ群の時変係数を切り換え制御する制御回路と
を具備してなり、 前記T,N1,F1,N2,F2は を満足してなることを特徴とする標本化周波数変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100993A JPH0773185B2 (ja) | 1989-04-20 | 1989-04-20 | 標本化周波数変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100993A JPH0773185B2 (ja) | 1989-04-20 | 1989-04-20 | 標本化周波数変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02279014A JPH02279014A (ja) | 1990-11-15 |
| JPH0773185B2 true JPH0773185B2 (ja) | 1995-08-02 |
Family
ID=14288834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100993A Expired - Lifetime JPH0773185B2 (ja) | 1989-04-20 | 1989-04-20 | 標本化周波数変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773185B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428520A (en) * | 1977-08-08 | 1979-03-03 | Hitachi Ltd | Method and apparatus for sampling frequency conversion |
| JPS58106927A (ja) * | 1981-12-21 | 1983-06-25 | Fujitsu Ltd | デ−タの標本化速度変換回路 |
| JPS6367913A (ja) * | 1986-09-10 | 1988-03-26 | Fujitsu Ltd | 時系列数値デ−タ変換方法 |
| JPS63232612A (ja) * | 1987-03-20 | 1988-09-28 | Toshiba Corp | サンプルレ−ト変換回路 |
-
1989
- 1989-04-20 JP JP1100993A patent/JPH0773185B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02279014A (ja) | 1990-11-15 |
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