JPH0374543B2 - - Google Patents
Info
- Publication number
- JPH0374543B2 JPH0374543B2 JP57230601A JP23060182A JPH0374543B2 JP H0374543 B2 JPH0374543 B2 JP H0374543B2 JP 57230601 A JP57230601 A JP 57230601A JP 23060182 A JP23060182 A JP 23060182A JP H0374543 B2 JPH0374543 B2 JP H0374543B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- terminal
- latch
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/02—Editing, e.g. varying the order of information signals recorded on, or reproduced from, record carriers
- G11B27/031—Electronic editing of digitised analogue information signals, e.g. audio or video signals
- G11B27/038—Cross-faders therefor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04K—SECRET COMMUNICATION; JAMMING OF COMMUNICATION
- H04K1/00—Secret communication
- H04K1/06—Secret communication by transmitting the information or elements thereof at unnatural speeds or in jumbled order or backwards
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Control Of Amplification And Gain Control (AREA)
- Complex Calculations (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
この発明はデイジタル信号処理回路、特に２個
のデイジタル情報信号を円滑に接続したり或いは
混合したりする場合等に用いて好適なデイジタル
信号処理回路に関する。
のデイジタル情報信号を円滑に接続したり或いは
混合したりする場合等に用いて好適なデイジタル
信号処理回路に関する。
背景技術とその問題点
例えば音声信号を複数セグメントからなるブロ
ツクに分割し、これ等の各ブロツク毎に複数セグ
メントを時間軸上で所定の配列で並べ換え、これ
を受信の際に元の配列に並べ戻して元の音声信号
を復元する音声信号の秘話方式等では、伝送路に
VTR等の如き時間的変動を伴う系が介在すると、
受信側で再び並べ戻したときに各セグメント端の
つなぎ部分がずれて元の音声信号が歪んだり、或
いは元の音声信号にノイズが重畳する等して音声
信号の品質の劣化を伴うことがある。
ツクに分割し、これ等の各ブロツク毎に複数セグ
メントを時間軸上で所定の配列で並べ換え、これ
を受信の際に元の配列に並べ戻して元の音声信号
を復元する音声信号の秘話方式等では、伝送路に
VTR等の如き時間的変動を伴う系が介在すると、
受信側で再び並べ戻したときに各セグメント端の
つなぎ部分がずれて元の音声信号が歪んだり、或
いは元の音声信号にノイズが重畳する等して音声
信号の品質の劣化を伴うことがある。
そこで、この問題点を解消する一手法として、
例えば第１図に示すように夫々異なる内容Ａ，Ｂ
を有するデイジタルデータＸ，Ｙを接続する際
に、接続点付近を所定区間（クロスフエード期
間）ｔにわたつて、一方のデイジタルデータＸを
徐々に絞りながら、他方のデイジタルデータＹを
徐々に上げて行つて両者を円滑に接続する、いわ
ゆるクロスフエード方式が考えられる。
例えば第１図に示すように夫々異なる内容Ａ，Ｂ
を有するデイジタルデータＸ，Ｙを接続する際
に、接続点付近を所定区間（クロスフエード期
間）ｔにわたつて、一方のデイジタルデータＸを
徐々に絞りながら、他方のデイジタルデータＹを
徐々に上げて行つて両者を円滑に接続する、いわ
ゆるクロスフエード方式が考えられる。
ところで、斯るクロスフエード方式を用いる従
来回路の場合、クロスフエードをかけるのに乗算
器を必要とし、従つて、構成が大規模となり、特
にIC化したときのICの価格に大きく影響し、高
価になる等の欠点があつた。
来回路の場合、クロスフエードをかけるのに乗算
器を必要とし、従つて、構成が大規模となり、特
にIC化したときのICの価格に大きく影響し、高
価になる等の欠点があつた。
発明の目的
この発明は斯る点に鑑みてなされたもので、何
等乗算器を用いることなく、異なる内容のデイジ
タルデータを円滑に接続したり、或いは混合する
ことが出来る構成簡単にして廉価なデイジタル信
号処理回路を提供するものである。
等乗算器を用いることなく、異なる内容のデイジ
タルデータを円滑に接続したり、或いは混合する
ことが出来る構成簡単にして廉価なデイジタル信
号処理回路を提供するものである。
発明の概要
この発明では、２個のデイジタルデータを選択
する第１の選択手段と、上記デイジタルデータの
一方と帰還信号とを選択する第２の選択手段と、
上記第１及び第２の選択手段の切換えを制御する
制御手段と、上記第１及び第２の選択手段の出力
を加算すると共にこの加算出力を上記帰還信号と
して上記第２の選択手段へ供給する加算手段とを
備え、該加算手段より最終出力を得るようにする
ことにより、何等乗算器を用いることなく、デイ
ジタル処理によるデイジタルボリウム、クロスフ
エード、フエードイン・アウト，ミキシング、直
線補間等汎用性のある信号処理が可能となる。
する第１の選択手段と、上記デイジタルデータの
一方と帰還信号とを選択する第２の選択手段と、
上記第１及び第２の選択手段の切換えを制御する
制御手段と、上記第１及び第２の選択手段の出力
を加算すると共にこの加算出力を上記帰還信号と
して上記第２の選択手段へ供給する加算手段とを
備え、該加算手段より最終出力を得るようにする
ことにより、何等乗算器を用いることなく、デイ
ジタル処理によるデイジタルボリウム、クロスフ
エード、フエードイン・アウト，ミキシング、直
線補間等汎用性のある信号処理が可能となる。
斯る信号処理回路を達成するために、この発明
では２つのデイジタルデータＸ，Ｙの重み付き平
均値 Ｚ＝Ｋ／2nＸ＋（１−Ｋ／2n）Ｙ …(1) を求めるものである。そして重み係数にＫ／2nと
云う条件を付けることにより、乗算器を用いず
に、後述される如く実質的に加算器と選択器との
組み合わせにより、上記(1)式を満足する信号処理
が可能となる。
では２つのデイジタルデータＸ，Ｙの重み付き平
均値 Ｚ＝Ｋ／2nＸ＋（１−Ｋ／2n）Ｙ …(1) を求めるものである。そして重み係数にＫ／2nと
云う条件を付けることにより、乗算器を用いず
に、後述される如く実質的に加算器と選択器との
組み合わせにより、上記(1)式を満足する信号処理
が可能となる。
いま、ｎ＝３の場合を例えると、上記(1)式は次
のように展開される。
のように展開される。
このように、上記(1)式は加算すると1/2を乗ず
る操作（これは乗算器を必要とせず、単に１ビツ
トシフトするだけでよい）によつて表現される。
このことは、ｎ＝３以外の場合も同様である。
る操作（これは乗算器を必要とせず、単に１ビツ
トシフトするだけでよい）によつて表現される。
このことは、ｎ＝３以外の場合も同様である。
そして、上記(2)式に基づく演算は、加算器の入
力を選択器によつて切換え、１つの加算器を繰返
し用いることで実現でき、その際の繰返し回数は
ｎであり、入力の切換えは所定の切換え制御信号
によつて行われる。
力を選択器によつて切換え、１つの加算器を繰返
し用いることで実現でき、その際の繰返し回数は
ｎであり、入力の切換えは所定の切換え制御信号
によつて行われる。
実施例
以下、この発明の一実施例を、２つのデイジタ
ルデータを７サンプルでクロスフエードする場合
を例にとり、第２図及び第３図に基づいて詳しく
説明する。
ルデータを７サンプルでクロスフエードする場合
を例にとり、第２図及び第３図に基づいて詳しく
説明する。
第２図は本実施例お回路構成を示すもので、同
図において、１は二つのデイジタルデータＸ，Ｙ
が連続的に供給されるデータ入力端子であつて、
この入力端子１からのデイジタルデータＸ，Ｙ
は、タイミング回路（図示せず）からラツチ端子
２及び３を夫々介してラツチ回路４及び５に供給
されるラツチ用クロツク信号により、サンプル毎
にラツチ回路４および５にラツチされる。例えば
ラツチ端子２からのクロツク信号がラツチ回路４
に供給される毎に入力端子１からのデイジタルデ
ータＸ，ＹのうちのＸがラツチされ、一方ラツチ
端子３からのクロツク信号がラツチ回路５に供給
される毎に入力端子１からのデイジタルデータ
Ｘ，ＹのうちのＹがラツチされる。なお、ここで
ラツチ回路５及び４に供給される各ラツチ用クロ
ツク信号は、前者が後者より１クロツク分だけ先
行するようになされている。もつとも、ラツチ回
路４及び５に供給されるデータＸ，Ｙが夫々別個
のデータラインを介して供給される場合は、ラツ
チ端子２及び３からのクロツク信号は同じタイミ
ングでもよい。
図において、１は二つのデイジタルデータＸ，Ｙ
が連続的に供給されるデータ入力端子であつて、
この入力端子１からのデイジタルデータＸ，Ｙ
は、タイミング回路（図示せず）からラツチ端子
２及び３を夫々介してラツチ回路４及び５に供給
されるラツチ用クロツク信号により、サンプル毎
にラツチ回路４および５にラツチされる。例えば
ラツチ端子２からのクロツク信号がラツチ回路４
に供給される毎に入力端子１からのデイジタルデ
ータＸ，ＹのうちのＸがラツチされ、一方ラツチ
端子３からのクロツク信号がラツチ回路５に供給
される毎に入力端子１からのデイジタルデータ
Ｘ，ＹのうちのＹがラツチされる。なお、ここで
ラツチ回路５及び４に供給される各ラツチ用クロ
ツク信号は、前者が後者より１クロツク分だけ先
行するようになされている。もつとも、ラツチ回
路４及び５に供給されるデータＸ，Ｙが夫々別個
のデータラインを介して供給される場合は、ラツ
チ端子２及び３からのクロツク信号は同じタイミ
ングでもよい。
ラツチ回路５の出力信号は選択器７に供給さ
れ、ラツチ回路４の出力信号は選択器６及び７の
両方に供給される。また選択器６には、選択器６
及び７の出力信号を加算する1/2加算器８の出力
側に配されたラツチ回路９の出力信号が帰還信号
として供給されるようになされている。なお、ラ
ツチ回路９のラツチ用クロツク信号としてはクロ
ツク端子１０に供給されるクロツク信号が使用さ
れる。そしてこれ等の選択器６及び７は、後述さ
れる切換え制御信号の論理レベルに応じて入力側
に現われる信号を切換えるように働く。例えば選
択器７はその制御端子Ｙ／に供給される切換え
制御信号のレベルが“１”の時はラツチ回路５の
出力データＹを送出し、切換え制御信号のレベル
が“０”の時はラツチ回路４の出力データＸを送
出し、一方、選択器６はその制御端子Ｌ／に供
給される切換え制御信号のレベルが“１”の時は
ラツチ回路９の出力データＬを送出し、切換え制
御信号のレベルが“０”の時はラツチ回路４の出
力データＸを送出するように設定されている。
れ、ラツチ回路４の出力信号は選択器６及び７の
両方に供給される。また選択器６には、選択器６
及び７の出力信号を加算する1/2加算器８の出力
側に配されたラツチ回路９の出力信号が帰還信号
として供給されるようになされている。なお、ラ
ツチ回路９のラツチ用クロツク信号としてはクロ
ツク端子１０に供給されるクロツク信号が使用さ
れる。そしてこれ等の選択器６及び７は、後述さ
れる切換え制御信号の論理レベルに応じて入力側
に現われる信号を切換えるように働く。例えば選
択器７はその制御端子Ｙ／に供給される切換え
制御信号のレベルが“１”の時はラツチ回路５の
出力データＹを送出し、切換え制御信号のレベル
が“０”の時はラツチ回路４の出力データＸを送
出し、一方、選択器６はその制御端子Ｌ／に供
給される切換え制御信号のレベルが“１”の時は
ラツチ回路９の出力データＬを送出し、切換え制
御信号のレベルが“０”の時はラツチ回路４の出
力データＸを送出するように設定されている。
また、ラツチ回路９の出力側にはラツチ回路１
１が設けられ、このラツチ回路１１のラツチ用ク
ロツク信号としてはラツチ端子２に供給されるク
ロツク信号と同一のものが使用される。そしてラ
ツチ回路１１の出力側より出力端子１２が取り出
される。
１が設けられ、このラツチ回路１１のラツチ用ク
ロツク信号としてはラツチ端子２に供給されるク
ロツク信号と同一のものが使用される。そしてラ
ツチ回路１１の出力側より出力端子１２が取り出
される。
選択器６及び７の切換えを制御する制御手段と
しては、例えば２進カウンタ１３、切換器１４及
びJKフリツプフロツプ回路１５から成る構成が
用いられる。２進カウンタ１３のクリア端子
CLRにはラツチ端子２からのラツチ用クロツク
信号がクリア信号としてサンプル毎に供給され、
一方クロツク端子CKにはクロツク端子１０から
のクロツク信号が供給される。また、上述のラツ
チ端子２からのクロツク信号はJKフリツプフロ
ツプ回路１５のクリア端子LRにもクリア信号と
して供給され、一方２進カウンタ１３と同じクロ
ツク信号がJKフリツプフロツプ回路１５のクロ
ツク端子CKに供給されるようになされている。
しては、例えば２進カウンタ１３、切換器１４及
びJKフリツプフロツプ回路１５から成る構成が
用いられる。２進カウンタ１３のクリア端子
CLRにはラツチ端子２からのラツチ用クロツク
信号がクリア信号としてサンプル毎に供給され、
一方クロツク端子CKにはクロツク端子１０から
のクロツク信号が供給される。また、上述のラツ
チ端子２からのクロツク信号はJKフリツプフロ
ツプ回路１５のクリア端子LRにもクリア信号と
して供給され、一方２進カウンタ１３と同じクロ
ツク信号がJKフリツプフロツプ回路１５のクロ
ツク端子CKに供給されるようになされている。
切換器１４の入力端子Q1〜Qoには、本回路を
如何様な信号処理の態様にするかに応じた切換え
情報が入力されるようにされており、因みに本実
施例ではクロスフエードの場合であり、例えばそ
のクロスフエード期間を７サンプルをもつて行う
ものとすると、少くとも３ビツトの切換え情報が
１進カウンタ１６より切換器１４の入力端子Ｑ
（Q1〜Q3）に供給される。そしてこの切換え情報
は、切換器１４の制御端子ａ（１ａ〜ma）に供給
される。２進カウンタ１３からの出力信号（ここ
では制御端子１ａ，２ａに供給される２ビツトを
使用）により順次選択され、出力端子Qaより選
択器７の制御端子Ｙ／に切換え制御信号として
供給される。なお、２進カウンタ１６のクロツク
信号としてはラツチ端子２からのクロツク信号と
同一のものが使用され、クリア信号としてクロス
フエード開始時発生されるクロスフエード開始信
号Sc（第３図Ｋ）が使用される。また、２進カウ
ンタ１６の出力２3に対応する切換器１４の入力
端子Q4は‘１”又は“０”のいずれか、例えば
ここでは“０”に固定されている。
如何様な信号処理の態様にするかに応じた切換え
情報が入力されるようにされており、因みに本実
施例ではクロスフエードの場合であり、例えばそ
のクロスフエード期間を７サンプルをもつて行う
ものとすると、少くとも３ビツトの切換え情報が
１進カウンタ１６より切換器１４の入力端子Ｑ
（Q1〜Q3）に供給される。そしてこの切換え情報
は、切換器１４の制御端子ａ（１ａ〜ma）に供給
される。２進カウンタ１３からの出力信号（ここ
では制御端子１ａ，２ａに供給される２ビツトを
使用）により順次選択され、出力端子Qaより選
択器７の制御端子Ｙ／に切換え制御信号として
供給される。なお、２進カウンタ１６のクロツク
信号としてはラツチ端子２からのクロツク信号と
同一のものが使用され、クリア信号としてクロス
フエード開始時発生されるクロスフエード開始信
号Sc（第３図Ｋ）が使用される。また、２進カウ
ンタ１６の出力２3に対応する切換器１４の入力
端子Q4は‘１”又は“０”のいずれか、例えば
ここでは“０”に固定されている。
また、切換器１４からの切換え制御信号はJK
フリツプフロツプ回路１５の入力端子Ｊにも供給
されるようになされている。そしてこのJKフリ
ツプフロツプ回路１５は、初期設定状態では、そ
の出力端子Ｑが“０”であるので、この切換え制
御信号により選択器６にラツチ回路４からの出力
データＸを送出させるように制御し、一方切換器
１４からの切換え制御信号が“１”、つまり入力
端子Ｊの入力信号のレベルが“１”のとき、クロ
ツク端子CKにクロツク端１０よりクロツク信号
が入ると出力端子Ｑのレベルが“１”になるの
で、この切換え制御信号により今度は選択器６に
ラツチ回路９からの出力データＬを送出させるよ
うに制御し、そしてこの出力端子Ｑのレベルが
“１”の状態はクリア端子CLRに端子２からのサ
ンプル毎に供給されるクリア信号が印加されるま
で持続される。
フリツプフロツプ回路１５の入力端子Ｊにも供給
されるようになされている。そしてこのJKフリ
ツプフロツプ回路１５は、初期設定状態では、そ
の出力端子Ｑが“０”であるので、この切換え制
御信号により選択器６にラツチ回路４からの出力
データＸを送出させるように制御し、一方切換器
１４からの切換え制御信号が“１”、つまり入力
端子Ｊの入力信号のレベルが“１”のとき、クロ
ツク端子CKにクロツク端１０よりクロツク信号
が入ると出力端子Ｑのレベルが“１”になるの
で、この切換え制御信号により今度は選択器６に
ラツチ回路９からの出力データＬを送出させるよ
うに制御し、そしてこの出力端子Ｑのレベルが
“１”の状態はクリア端子CLRに端子２からのサ
ンプル毎に供給されるクリア信号が印加されるま
で持続される。
次に第２図の回路動作を、第３図の信号波形を
も参照し乍ら説明する。
も参照し乍ら説明する。
いま、入力端子１から第３図Ｌ及びＭに夫々示
すような２つのデイジタルデータＸ，Ｙがラツチ
回路４及び５に対して供給されており、一方これ
等のラツチ回路４及び５のクロツク端子CKには
夫々ラツチ端子２及び３より第３図Ａに示すよう
なラツチ用クロツク信号がサンプル毎に互いに１
クロツク分時間的にずれて（端子３側が先行）供
給され、これらのクロツク信号によりデイジタル
データＹの内容が先ずラツチ回路５にラツチさ
れ、続いてデータＸの内容がラツチ回路５にラツ
チされる。また、ラツチ端子２からは第３図Ａに
示すクロスフエード信号同様のクリア信号が２進
カウンタ１３及びJKフリツプフロツプ回路１５
の各クリア端子CLRに供給されており、これ等
はサンプル毎にクリアされる。
すような２つのデイジタルデータＸ，Ｙがラツチ
回路４及び５に対して供給されており、一方これ
等のラツチ回路４及び５のクロツク端子CKには
夫々ラツチ端子２及び３より第３図Ａに示すよう
なラツチ用クロツク信号がサンプル毎に互いに１
クロツク分時間的にずれて（端子３側が先行）供
給され、これらのクロツク信号によりデイジタル
データＹの内容が先ずラツチ回路５にラツチさ
れ、続いてデータＸの内容がラツチ回路５にラツ
チされる。また、ラツチ端子２からは第３図Ａに
示すクロスフエード信号同様のクリア信号が２進
カウンタ１３及びJKフリツプフロツプ回路１５
の各クリア端子CLRに供給されており、これ等
はサンプル毎にクリアされる。
また、クロツク端子１０から第３図Ｊに示すよ
うな１サンプル中に例えば３個のクロツク信号が
２進カウンタ１３のクロツク端子CKに供給され、
従つてこのクロツク信号に同期して第３図Ｈ及び
Ｉに示すような２ビツトの信号が切換器１４の制
御端子１ａ，２ａに供給される。
うな１サンプル中に例えば３個のクロツク信号が
２進カウンタ１３のクロツク端子CKに供給され、
従つてこのクロツク信号に同期して第３図Ｈ及び
Ｉに示すような２ビツトの信号が切換器１４の制
御端子１ａ，２ａに供給される。
一方切換器１４の入力端子Ｑには、２進カウン
タ１６より第３図Ｂ〜Ｄに示すような３ビツトの
切換え情報が入力されており、この情報が２進カ
ウンタ１３からの出力信号により選択されて切換
器１４の出力端子Qaより選択器７の制御端子
Ｙ／に、第３図Ｆに示すような切換え制御信号
として供給される。すなわち、２進カウンタ１３
の出力（２ビツト）が第３図Ｈ及びＩに示すよう
に０〔00〕の時は２進カウンタ１６より切換器１
４の入力端子Q1〜Q3に夫々供給されている第３
図Ｂ〜Ｄに示す切換情報〔20，21，22〕のうち、
２0の情報が出力され、１〔10〕の時は２1の情報
が出力され、２〔01〕の時は２2の情報が出力さ
れ、結果として１サンプル中３ビツト〔20，21，
22〕の切換え制御信号が切換器１４より出力され
る。つまり、１サンプル中３回（上記(1)式におい
て、ｎ＝３を意味する）演算が行われる。また、
この切換え制御信号はJKフリツプフロツプ回路
１５の入力端子Ｊにも供給され、そのクロツク端
子CKに供給される２進カウンタ１３と同じクロ
ツク端子１０からのクロツク信号の印加に応じ
て、出力端子Ｑより第３図Ｇに示すにうな切換え
制御信号として選択器６に供給される。
タ１６より第３図Ｂ〜Ｄに示すような３ビツトの
切換え情報が入力されており、この情報が２進カ
ウンタ１３からの出力信号により選択されて切換
器１４の出力端子Qaより選択器７の制御端子
Ｙ／に、第３図Ｆに示すような切換え制御信号
として供給される。すなわち、２進カウンタ１３
の出力（２ビツト）が第３図Ｈ及びＩに示すよう
に０〔00〕の時は２進カウンタ１６より切換器１
４の入力端子Q1〜Q3に夫々供給されている第３
図Ｂ〜Ｄに示す切換情報〔20，21，22〕のうち、
２0の情報が出力され、１〔10〕の時は２1の情報
が出力され、２〔01〕の時は２2の情報が出力さ
れ、結果として１サンプル中３ビツト〔20，21，
22〕の切換え制御信号が切換器１４より出力され
る。つまり、１サンプル中３回（上記(1)式におい
て、ｎ＝３を意味する）演算が行われる。また、
この切換え制御信号はJKフリツプフロツプ回路
１５の入力端子Ｊにも供給され、そのクロツク端
子CKに供給される２進カウンタ１３と同じクロ
ツク端子１０からのクロツク信号の印加に応じ
て、出力端子Ｑより第３図Ｇに示すにうな切換え
制御信号として選択器６に供給される。
従つて、まだクロスフエード期間に入らない第
３図に示す時間t0〜t1においては、切換器１４に
対する切換え情報は第３図Ｂ〜Ｄより〔000〕で
あり、この結果選択器７への切換え制御信号も第
３図Ｆに示つように〔000〕であるので、この期
間中選択器７はラツチ回路４にラツチされている
データＸを出力する。一方、JKフリツプフロツ
プ回路１５の出力端子Ｑのレベルは通常“０”で
あり、選択器６への切換え制御信号は第３図Ｇに
示すように〔000〕であるので、この期間中選択
器６もラツチ回路４にラツチされているデータＸ
を出力する。選択器６及び７からの各データＸは
１／２加算器８で加算されてデータＸとしてラツチ
回路９にラツチされる。いまデータＸ，Ｙの内容
を夫々第３図Ｌ及びＭに示すようなものとする
と、ラツチ回路９には、この演算期間中、データ
Ｘの内容Ａ（ｎ−１）がラツチされる。第３図Ｎ
及びＰは各サンプル期間中に行われる３回の演算
の順番とこれに対応したラツチ回路９における内
容を示しており、t0〜t1の期間では第１回目、
第２回目、第３回目の各演算中共にデータＸ
の内容Ａ〔ｎ−１）が順次ラツチされ、選択器６
の他方の入力側へ各演算毎にデータＬとして帰還
される。そしてラツチ回路９の最終結果が、ラツ
チ端子２からのクロツク信号がラツチ回路１１に
供給される時間t1の時点で、このラツチ回路１１
にラツチされる。従つて、出力端子１２にはこの
時のデータＸに対応した第３図Ｏに示すような出
力データＡ（ｎ−１）が取り出される。つまり、
この期間中は一方のデイジタルデータＸが全て出
力端子１２に送出されている状態である。
３図に示す時間t0〜t1においては、切換器１４に
対する切換え情報は第３図Ｂ〜Ｄより〔000〕で
あり、この結果選択器７への切換え制御信号も第
３図Ｆに示つように〔000〕であるので、この期
間中選択器７はラツチ回路４にラツチされている
データＸを出力する。一方、JKフリツプフロツ
プ回路１５の出力端子Ｑのレベルは通常“０”で
あり、選択器６への切換え制御信号は第３図Ｇに
示すように〔000〕であるので、この期間中選択
器６もラツチ回路４にラツチされているデータＸ
を出力する。選択器６及び７からの各データＸは
１／２加算器８で加算されてデータＸとしてラツチ
回路９にラツチされる。いまデータＸ，Ｙの内容
を夫々第３図Ｌ及びＭに示すようなものとする
と、ラツチ回路９には、この演算期間中、データ
Ｘの内容Ａ（ｎ−１）がラツチされる。第３図Ｎ
及びＰは各サンプル期間中に行われる３回の演算
の順番とこれに対応したラツチ回路９における内
容を示しており、t0〜t1の期間では第１回目、
第２回目、第３回目の各演算中共にデータＸ
の内容Ａ〔ｎ−１）が順次ラツチされ、選択器６
の他方の入力側へ各演算毎にデータＬとして帰還
される。そしてラツチ回路９の最終結果が、ラツ
チ端子２からのクロツク信号がラツチ回路１１に
供給される時間t1の時点で、このラツチ回路１１
にラツチされる。従つて、出力端子１２にはこの
時のデータＸに対応した第３図Ｏに示すような出
力データＡ（ｎ−１）が取り出される。つまり、
この期間中は一方のデイジタルデータＸが全て出
力端子１２に送出されている状態である。
次に時間t0とt1の間において、第３図Ｋに示す
ようなクロスフエード開始信号Scが発生して２
進カウンタ１６のクリア端子CLRに供給されて
第３図Ｅに示すようにその内容がクリアされる。
そして時間t1において、上述同様ラツチ端子２及
び３からの第３図Ａに示すようなラツチ信号によ
り入力端子１からのデイジタルデータＸ，Ｙが
夫々ラツチ回路４及び５にラツチされると共にラ
ツチ端子２からのクロツク信号により２進カウン
タ１３の内容が第３図Ｈに示すようにクリアされ
ると共にJKフリツプフロツプ回路１５の内容も
クリアされる。
ようなクロスフエード開始信号Scが発生して２
進カウンタ１６のクリア端子CLRに供給されて
第３図Ｅに示すようにその内容がクリアされる。
そして時間t1において、上述同様ラツチ端子２及
び３からの第３図Ａに示すようなラツチ信号によ
り入力端子１からのデイジタルデータＸ，Ｙが
夫々ラツチ回路４及び５にラツチされると共にラ
ツチ端子２からのクロツク信号により２進カウン
タ１３の内容が第３図Ｈに示すようにクリアされ
ると共にJKフリツプフロツプ回路１５の内容も
クリアされる。
そして時間t1〜t2の間においては、切換器１２
の入力端子Ｑには第３図Ｂ〜Ｄからもわかるよう
に〔100〕の切換え情報が与えられ、これに対応
して出力端子Qaより選択器７の制御端子Ｙ／
に第３図Ｆに示すような１００の切換え制御信号
が供給される。またJKフリツプフロツプ回路１
５は、上述の如くその出力端子Ｑのレベルが初期
状態では０で、切換器１４より“１”の信号が入
力端子Ｊに与えられ、クロツク端子１０からのク
ロツク信号により出力端子Ｑのレベルが“１”に
変化した後は次のクリア信号が印加されるまでは
その状態を維持されるので、結果として時間t1〜
t2の間においては選択器６の制御端子Ｌ／には
第３図Ｇに示すような〔011〕の切換え制御信号
が供給される。
の入力端子Ｑには第３図Ｂ〜Ｄからもわかるよう
に〔100〕の切換え情報が与えられ、これに対応
して出力端子Qaより選択器７の制御端子Ｙ／
に第３図Ｆに示すような１００の切換え制御信号
が供給される。またJKフリツプフロツプ回路１
５は、上述の如くその出力端子Ｑのレベルが初期
状態では０で、切換器１４より“１”の信号が入
力端子Ｊに与えられ、クロツク端子１０からのク
ロツク信号により出力端子Ｑのレベルが“１”に
変化した後は次のクリア信号が印加されるまでは
その状態を維持されるので、結果として時間t1〜
t2の間においては選択器６の制御端子Ｌ／には
第３図Ｇに示すような〔011〕の切換え制御信号
が供給される。
従つてこのときの演算処理をビツト毎に考えて
見ると、最下位ビツトLSBでは選択器６及び７
に与えられる切換え制御信号が夫々第３図Ｇ及び
Ｆから“０”，“１”であるので、選択器６及び７
は夫々ラツチ回路４及び５にラツチされているデ
ータＸ，Ｙを出力する。これ等のデータＸ，Ｙは
次段の1/2加算器８で加算されて1/2〔Ｙ＋Ｘ〕デ
ータとされた後ラツチ回路９にラツチされる。す
なわち、この時ラツチ回路９には第３図Ｎ及びＰ
からもわかるように、1/2〔Ｂ（ｏ）＋Ａ（ｎ）〕が
ラツチされる。次に第２位ビツトでは選択器６及
び７に与えられる切換え制御信号が夫々“１”，
“０”であるので、選択器６は今度はラツチ回路
９にラツチされているデータ1/2〔Ｙ＋Ｘ〕を出
力し、選択器７も今度はラツチ回路４にラツチさ
れているデータＸを出力する。そしてこれ等のデ
ータ1/2〔Ｙ＋Ｘ〕とＸは1/2加算器８で加算され
て1/2〔Ｘ＋1/2〔Ｙ＋Ｘ〕〕データとされた後ラ
ツチ回路９にラツチされる。すなわち、この時ラ
ツチ回路９には第３図Ｎ及びＰからもわかるよう
に、1/2〔An）＋1/2〔Ｂ（ｏ）＋Ａ（ｎ）〕〕がラツ
チされる。次に第３位ビツトでは上述の第２位ビ
ツト目同様選択器６及び７に与えられる切換え制
御信号が夫々“１”，“０”であるので、選択器６
はラツチ回路９にラツチされているデータ1/2
〔Ｘ＋1/2〔Ｙ＋Ｘ〕〕を出力し、選択器７はラツ
チ回路４にラツチされているデータＸを出力す
る。そしてこれ等のデータは1/2加算器８で加算
されて1/2〔Ｘ＋1/2〔Ｘ＋1/2〔Ｙ＋Ｘ〕〕〕デー
タすなわち7/8Ｘ＋1/8Ｙデータとされた後ラツチ
回路９にラツチされる。つまり、この時ラツチ回
路９には第３図Ｎ及びＰからもわかるように、1/
２〔Ａ（ｎ）＋1/2〔Ａ（ｎ）＋1/2〔Ｂ（ｏ）＋Ａ
（ｎ）〕〕〕がラツチされる。従つてこのときこのラ
ツチ回路９の最終結果は、次のラツチ信号により
時間t2の時点でラツチ回路１１にラツチされる。
従つてこの時出力端子１２には第３図Ｏに示すよ
うに7/8Ａ（ｎ）＋1/8（ｏ）のデータが取り出され
る。
見ると、最下位ビツトLSBでは選択器６及び７
に与えられる切換え制御信号が夫々第３図Ｇ及び
Ｆから“０”，“１”であるので、選択器６及び７
は夫々ラツチ回路４及び５にラツチされているデ
ータＸ，Ｙを出力する。これ等のデータＸ，Ｙは
次段の1/2加算器８で加算されて1/2〔Ｙ＋Ｘ〕デ
ータとされた後ラツチ回路９にラツチされる。す
なわち、この時ラツチ回路９には第３図Ｎ及びＰ
からもわかるように、1/2〔Ｂ（ｏ）＋Ａ（ｎ）〕が
ラツチされる。次に第２位ビツトでは選択器６及
び７に与えられる切換え制御信号が夫々“１”，
“０”であるので、選択器６は今度はラツチ回路
９にラツチされているデータ1/2〔Ｙ＋Ｘ〕を出
力し、選択器７も今度はラツチ回路４にラツチさ
れているデータＸを出力する。そしてこれ等のデ
ータ1/2〔Ｙ＋Ｘ〕とＸは1/2加算器８で加算され
て1/2〔Ｘ＋1/2〔Ｙ＋Ｘ〕〕データとされた後ラ
ツチ回路９にラツチされる。すなわち、この時ラ
ツチ回路９には第３図Ｎ及びＰからもわかるよう
に、1/2〔An）＋1/2〔Ｂ（ｏ）＋Ａ（ｎ）〕〕がラツ
チされる。次に第３位ビツトでは上述の第２位ビ
ツト目同様選択器６及び７に与えられる切換え制
御信号が夫々“１”，“０”であるので、選択器６
はラツチ回路９にラツチされているデータ1/2
〔Ｘ＋1/2〔Ｙ＋Ｘ〕〕を出力し、選択器７はラツ
チ回路４にラツチされているデータＸを出力す
る。そしてこれ等のデータは1/2加算器８で加算
されて1/2〔Ｘ＋1/2〔Ｘ＋1/2〔Ｙ＋Ｘ〕〕〕デー
タすなわち7/8Ｘ＋1/8Ｙデータとされた後ラツチ
回路９にラツチされる。つまり、この時ラツチ回
路９には第３図Ｎ及びＰからもわかるように、1/
２〔Ａ（ｎ）＋1/2〔Ａ（ｎ）＋1/2〔Ｂ（ｏ）＋Ａ
（ｎ）〕〕〕がラツチされる。従つてこのときこのラ
ツチ回路９の最終結果は、次のラツチ信号により
時間t2の時点でラツチ回路１１にラツチされる。
従つてこの時出力端子１２には第３図Ｏに示すよ
うに7/8Ａ（ｎ）＋1/8（ｏ）のデータが取り出され
る。
このようにして時間t1〜t2における１サンプル
期間中の演算処理が行われる。
期間中の演算処理が行われる。
また、時間t2〜t3では選択器６及び７に対する
切換え制御信号は夫々〔001〕，〔010〕であり、こ
れによつて選択器６及び７を順次切換え乍ら、上
述同様の演算処理を行うことにより、このサンプ
ル期間中の演算結果が6/8Ｘ＋2/8Ｙのデータとし
てラツチ回路９にラツチされる。結果としてこの
とき出力端子１２には第３図Ｏに示すように6/8
Ａ（ｎ＋１）＋2/8Ｂ１のデータが取り出される。
切換え制御信号は夫々〔001〕，〔010〕であり、こ
れによつて選択器６及び７を順次切換え乍ら、上
述同様の演算処理を行うことにより、このサンプ
ル期間中の演算結果が6/8Ｘ＋2/8Ｙのデータとし
てラツチ回路９にラツチされる。結果としてこの
とき出力端子１２には第３図Ｏに示すように6/8
Ａ（ｎ＋１）＋2/8Ｂ１のデータが取り出される。
以下、各サンプル期間中における選択器６及び
７に対する切換え制御信号と出力端子１２に取り
出されるデータのみを示すと、第３図Ｆ及びＧと
第３図Ｏからもわかるように、夫々時間t3では
〔011〕，〔110〕，5/8Ａ（ｎ＋２）3/8Ｂ２であり、
時間t4〜t5では〔000〕，〔001〕，8/4Ａ（ｎ＋３）＋
４／８Ｂ３であり、時間t5〜t6では〔011〕，〔101〕，
８／３Ａ（ｎ＋４）＋5/8Ｂ４であり、時間t6〜t7では
〔001〕，〔011〕，2/8Ａ（ｎ＋５）＋6/8Ｂ５であり、
最後のデータＸからＹに切り換わる寸前の最終サ
ンプル期間中である時間t7〜t8では〔011〕，
〔111〕，1/8Ａ（ｎ＋６）＋7/8Ｂ６である。また各
サンプル期間中における各演算毎に選択器９にラ
ツチされるデータの内容を代表的に時間t4〜t5、
t6〜t7の場合に付いて見ると、第３図Ｌ及びＰか
らもわかるように、前者の時間中は＝Ａ（ｎ＋
３）、＝Ａ（ｎ＋３）、＝1/2〔B3＋Ａ（ｎ＋
３）〕となり、後者の時間中は＝Ａ（ｎ＋５）、
＝1/2〔B5＋Ａ（ｎ＋５）〕、＝1/2〔B5＋1/2
〔B5＋Ａ（ｎ＋５）〕〕となる。
７に対する切換え制御信号と出力端子１２に取り
出されるデータのみを示すと、第３図Ｆ及びＧと
第３図Ｏからもわかるように、夫々時間t3では
〔011〕，〔110〕，5/8Ａ（ｎ＋２）3/8Ｂ２であり、
時間t4〜t5では〔000〕，〔001〕，8/4Ａ（ｎ＋３）＋
４／８Ｂ３であり、時間t5〜t6では〔011〕，〔101〕，
８／３Ａ（ｎ＋４）＋5/8Ｂ４であり、時間t6〜t7では
〔001〕，〔011〕，2/8Ａ（ｎ＋５）＋6/8Ｂ５であり、
最後のデータＸからＹに切り換わる寸前の最終サ
ンプル期間中である時間t7〜t8では〔011〕，
〔111〕，1/8Ａ（ｎ＋６）＋7/8Ｂ６である。また各
サンプル期間中における各演算毎に選択器９にラ
ツチされるデータの内容を代表的に時間t4〜t5、
t6〜t7の場合に付いて見ると、第３図Ｌ及びＰか
らもわかるように、前者の時間中は＝Ａ（ｎ＋
３）、＝Ａ（ｎ＋３）、＝1/2〔B3＋Ａ（ｎ＋
３）〕となり、後者の時間中は＝Ａ（ｎ＋５）、
＝1/2〔B5＋Ａ（ｎ＋５）〕、＝1/2〔B5＋1/2
〔B5＋Ａ（ｎ＋５）〕〕となる。
そしてクロスフエード期間が終了する時間t8に
は、切換器１６の入力端子Ｑに供給される切換え
情報が第３図Ｂ〜Ｄに示すように〔000〕となる
ので、選択器７への切換え制御信号は第３図Ｆに
示すように〔000〕となり、これに伴つて選択器
６への切換え制御信号も第３図Ｇに示すように
〔000〕となり、この結果、選択器６及び７は共に
ラツチ回路４にラツチされているデータを出力す
るようになる。なお、ラツチ回路４は補間終了後
は入力端子１から供給される２つのデイジタルデ
ータＡ，Ｂのうち、ＢをデータＸとしてラツチす
るように働く。従つて時間t8以降はデータＸが選
択器６及び７を介して1/2加算器８に供給されて
加算され、データＸとしてラツチ回路９にラツチ
される。なお、この時間t8〜t9においてラツチ回
路９にラツチされるデータＸの内容は、第３図Ｌ
及びＰからもわかるように、３回の演算中共Ｂ７
である。そしてこの最終結果が次のクロツク信号
でラツチ回路１１にラツチされ、もつて出力端子
１２には第３図Ｏに示すような出力データＢ７が
取り出される。
は、切換器１６の入力端子Ｑに供給される切換え
情報が第３図Ｂ〜Ｄに示すように〔000〕となる
ので、選択器７への切換え制御信号は第３図Ｆに
示すように〔000〕となり、これに伴つて選択器
６への切換え制御信号も第３図Ｇに示すように
〔000〕となり、この結果、選択器６及び７は共に
ラツチ回路４にラツチされているデータを出力す
るようになる。なお、ラツチ回路４は補間終了後
は入力端子１から供給される２つのデイジタルデ
ータＡ，Ｂのうち、ＢをデータＸとしてラツチす
るように働く。従つて時間t8以降はデータＸが選
択器６及び７を介して1/2加算器８に供給されて
加算され、データＸとしてラツチ回路９にラツチ
される。なお、この時間t8〜t9においてラツチ回
路９にラツチされるデータＸの内容は、第３図Ｌ
及びＰからもわかるように、３回の演算中共Ｂ７
である。そしてこの最終結果が次のクロツク信号
でラツチ回路１１にラツチされ、もつて出力端子
１２には第３図Ｏに示すような出力データＢ７が
取り出される。
このようにして、異なる内容のデイジタルデー
タを円滑に接続し、送出することができる。
タを円滑に接続し、送出することができる。
応用例
なお、上述の実施例ではこの発明をクロスフエ
ードの信号処理の場合を例にとり説明したが、こ
れに限定されることなく、その他例えばデイジタ
ル・ボリウム・デイジタル・ミキシング，デイジ
タル・フエードイン・アウト又はデイジタル・直
線補間等にも適用できる。すなわち、デイジタ
ル・ボリウムの場合、本回路を信号の振幅をＫ／
2n倍に調整でき、その際にはデータＸを零とし、
データＹに信号サンプルを設定し、切換器１４の
入力端子ＱにＫに関する情報を設定して２進カウ
ンタ１３をクリアした後ｎ回クロツク信号を印加
すれば出力端子１２にＫ／2n倍された信号データ
が出力され、この動作を各信号サンプルに付いて
繰返し行えばよい。また、デイジタル・ミキシン
グの場合、デイジタル・ボリウムでは零に設定し
たデータＸにもう一つの信号サンプルを設定すれ
ば、データＸ，Ｙを（１−Ｋ／2n）：Ｋ／2nの比
率でミキシングすることができる。また、デイジ
タル・フエードイン・アウトの場合、クロスフエ
ードの場合と同様に、切換え情報を切換器１４の
入力端子Ｑに設定し、クロスフエードではデータ
Ｘ，Ｙの両方に信号サンプルを設定したが、こゝ
ではデータＹのみに信号サンプルを設定し、デー
タＸを零とすればフエードインの信号処理とな
り、逆にデータＸのみに信号サンプルを設定し、
データＹを零とすればフエードアウトの信号処理
となる。更にデイジタル・直線補間の場合、補間
区間両端の値をデータＸ，Ｙに夫々設定し、２進
カウンタ１３により切換器１４の入力端子Ｑに与
えられている切換え情報を順次選択すれば、デー
タＸとＹを直線的に補間した値が得られる。
ードの信号処理の場合を例にとり説明したが、こ
れに限定されることなく、その他例えばデイジタ
ル・ボリウム・デイジタル・ミキシング，デイジ
タル・フエードイン・アウト又はデイジタル・直
線補間等にも適用できる。すなわち、デイジタ
ル・ボリウムの場合、本回路を信号の振幅をＫ／
2n倍に調整でき、その際にはデータＸを零とし、
データＹに信号サンプルを設定し、切換器１４の
入力端子ＱにＫに関する情報を設定して２進カウ
ンタ１３をクリアした後ｎ回クロツク信号を印加
すれば出力端子１２にＫ／2n倍された信号データ
が出力され、この動作を各信号サンプルに付いて
繰返し行えばよい。また、デイジタル・ミキシン
グの場合、デイジタル・ボリウムでは零に設定し
たデータＸにもう一つの信号サンプルを設定すれ
ば、データＸ，Ｙを（１−Ｋ／2n）：Ｋ／2nの比
率でミキシングすることができる。また、デイジ
タル・フエードイン・アウトの場合、クロスフエ
ードの場合と同様に、切換え情報を切換器１４の
入力端子Ｑに設定し、クロスフエードではデータ
Ｘ，Ｙの両方に信号サンプルを設定したが、こゝ
ではデータＹのみに信号サンプルを設定し、デー
タＸを零とすればフエードインの信号処理とな
り、逆にデータＸのみに信号サンプルを設定し、
データＹを零とすればフエードアウトの信号処理
となる。更にデイジタル・直線補間の場合、補間
区間両端の値をデータＸ，Ｙに夫々設定し、２進
カウンタ１３により切換器１４の入力端子Ｑに与
えられている切換え情報を順次選択すれば、デー
タＸとＹを直線的に補間した値が得られる。
発明の効果
上述の如くこの発明によれば、２個のデイジタ
ルデータＸ，Ｙを接続する等の信号処理に際し
て、データＸ，Ｙの重みつき平均値Ｚ＝（Ｋ／2n）
Ｘ＋（１−Ｋ／2n）Ｙを求め、そのとき重み係数
をＫ／2nという条件をつけて、加算を1/2倍の操
作をできるように構成したので、従来回路規模が
大きくなる要因であつた乗算器を削除でき、もつ
て構成が簡単化されると共にコスト的にも廉価と
なり、特にIC化の際の利益は大である。
ルデータＸ，Ｙを接続する等の信号処理に際し
て、データＸ，Ｙの重みつき平均値Ｚ＝（Ｋ／2n）
Ｘ＋（１−Ｋ／2n）Ｙを求め、そのとき重み係数
をＫ／2nという条件をつけて、加算を1/2倍の操
作をできるように構成したので、従来回路規模が
大きくなる要因であつた乗算器を削除でき、もつ
て構成が簡単化されると共にコスト的にも廉価と
なり、特にIC化の際の利益は大である。
第１図はクロスフエードの説明に供するための
線図、第２図はこの発明の一実施例を示す系統
図、第３図は第２図の動作説明に供するための信
号波形図である。 ４，５，９，１１はラツチ回路、６，７は選択
器、８は1/2加算器、１３，１６は２進カウンタ、
１４は切換器、１５はJKフリツプフロツプ回路
である。
線図、第２図はこの発明の一実施例を示す系統
図、第３図は第２図の動作説明に供するための信
号波形図である。 ４，５，９，１１はラツチ回路、６，７は選択
器、８は1/2加算器、１３，１６は２進カウンタ、
１４は切換器、１５はJKフリツプフロツプ回路
である。
Claims (1)
- 【特許請求の範囲】 １ ２個のデイジタルデータＸ，Ｙを選択する第
１の選択手段と、上記デイジタルデータの一方と
帰還信号とを選択する第２の選択手段と、上記第
１及び第２の選択手段の切換えを制御する制御手
段と、上記第１及び第２の選択手段の出力を加算
すると共に該加算出力を上記帰還信号として上記
第２の選択手段へ供給する加算手段とにより上記
デイジタルデータＸ，Ｙの重みづけ平均値 （Ｚ）＝Ｋ／2nＸ＋〔１−Ｋ／2n〕Ｙ を得て、該加算手段より最終出力を得るようにし
たことを特徴とするデイジタル信号処理回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230601A JPS59122040A (ja) | 1982-12-27 | 1982-12-27 | デイジタル信号処理回路 |
| CA000442776A CA1253617A (en) | 1982-12-27 | 1983-12-07 | Digital signal composing circuit for cross-fade signal processing |
| AU22258/83A AU570226B2 (en) | 1982-12-27 | 1983-12-09 | Digital cross-fading circuit |
| EP83307585A EP0117357A3 (en) | 1982-12-27 | 1983-12-13 | Digital signal composing circuits |
| US06/560,956 US4612627A (en) | 1982-12-27 | 1983-12-13 | Digital signal composing circuit for cross-fade signal processing |
| KR1019830006219A KR910008740B1 (ko) | 1982-12-27 | 1983-12-27 | 디지탈 신호 처리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230601A JPS59122040A (ja) | 1982-12-27 | 1982-12-27 | デイジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59122040A JPS59122040A (ja) | 1984-07-14 |
| JPH0374543B2 true JPH0374543B2 (ja) | 1991-11-27 |
Family
ID=16910295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57230601A Granted JPS59122040A (ja) | 1982-12-27 | 1982-12-27 | デイジタル信号処理回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4612627A (ja) |
| EP (1) | EP0117357A3 (ja) |
| JP (1) | JPS59122040A (ja) |
| KR (1) | KR910008740B1 (ja) |
| AU (1) | AU570226B2 (ja) |
| CA (1) | CA1253617A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041998A (en) * | 1989-11-30 | 1991-08-20 | The Grass Valley Group Inc. | Digital video mixer |
| US20040207628A1 (en) * | 1997-12-30 | 2004-10-21 | Hoddie J. Peter | Method and apparatus for chaining two or more tweens to provide non-linear multimedia effects |
| JP3726574B2 (ja) * | 1999-08-05 | 2005-12-14 | ヤマハ株式会社 | Ｄ／ａ変換装置 |
| KR200363966Y1 (ko) | 2004-07-02 | 2004-10-07 | 서진미 | 파이프 확관장치 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564226A (en) * | 1966-12-27 | 1971-02-16 | Digital Equipment | Parallel binary processing system having minimal operational delay |
| US3564227A (en) * | 1967-12-14 | 1971-02-16 | Potter Instrument Co Inc | Computer and accumulator therefor incorporating push down register |
| GB1363073A (en) * | 1970-07-17 | 1974-08-14 | Solartron Electronic Group | Generation of trigonometrical and other functions by interpolation between point values |
| US3789204A (en) * | 1972-06-06 | 1974-01-29 | Honeywell Inf Systems | Self-checking digital storage system |
| GB1480503A (en) * | 1973-09-13 | 1977-07-20 | Siemens Ag | Calculating unit for serial multiplication |
| US3919535A (en) * | 1974-08-21 | 1975-11-11 | Singer Co | Multiple addend adder and multiplier |
| JPS5542384A (en) * | 1978-09-21 | 1980-03-25 | Mitsubishi Electric Corp | Pcm sound reproducer |
| JPS5633703A (en) * | 1979-08-25 | 1981-04-04 | Fanuc Ltd | Signal converting circuit |
| DE3034756C2 (de) * | 1979-09-18 | 1986-09-04 | Victor Company Of Japan, Ltd., Yokohama, Kanagawa | Audiosignalverarbeitungseinrichtung |
| DE3066955D1 (en) * | 1980-06-24 | 1984-04-19 | Ibm | Signal processor computing arrangement and method of operating said arrangement |
| US4467444A (en) * | 1980-08-01 | 1984-08-21 | Advanced Micro Devices, Inc. | Processor unit for microcomputer systems |
| NL8100307A (nl) * | 1981-01-23 | 1982-08-16 | Philips Nv | Werkwijze voor het verzwakken van een digitaal signaal en een inrichting voor het uitvoeren van deze werkwijze. |
| SE8202741L (sv) * | 1981-05-11 | 1982-11-12 | Rca Corp | Kompatibelt, transkodningsbart och hierarkaliskt digitaltelevisionssystem |
| US4455611A (en) * | 1981-05-11 | 1984-06-19 | Rca Corporation | Multiplier for multiplying n-bit number by quotient of an integer divided by an integer power of two |
-
1982
- 1982-12-27 JP JP57230601A patent/JPS59122040A/ja active Granted
-
1983
- 1983-12-07 CA CA000442776A patent/CA1253617A/en not_active Expired
- 1983-12-09 AU AU22258/83A patent/AU570226B2/en not_active Expired
- 1983-12-13 US US06/560,956 patent/US4612627A/en not_active Expired - Lifetime
- 1983-12-13 EP EP83307585A patent/EP0117357A3/en not_active Withdrawn
- 1983-12-27 KR KR1019830006219A patent/KR910008740B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR840007337A (ko) | 1984-12-06 |
| US4612627A (en) | 1986-09-16 |
| AU570226B2 (en) | 1988-03-10 |
| CA1253617A (en) | 1989-05-02 |
| KR910008740B1 (ko) | 1991-10-19 |
| EP0117357A2 (en) | 1984-09-05 |
| EP0117357A3 (en) | 1987-07-15 |
| JPS59122040A (ja) | 1984-07-14 |
| AU2225883A (en) | 1984-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0555092B1 (en) | Improvements in and relating to digital filters | |
| JP2591864B2 (ja) | ディジタルフィルタ | |
| JPH0642619B2 (ja) | 補間的時間−離散フイルタ装置 | |
| CA1260605A (en) | Standard converting apparatus | |
| JPH0681011B2 (ja) | 可変通過帯域フイルタ装置 | |
| CA1227277A (en) | Fading circuit for video signals | |
| JPH0374543B2 (ja) | ||
| JPH03209912A (ja) | デシメータ回路 | |
| EP0016048A1 (en) | Predictive differential pulse-code modulation apparatus | |
| KR950012979B1 (ko) | 차동 펄스 부호 변조 장치 | |
| JPH0934604A (ja) | ハードウェアによる効果的な補間フィルタ | |
| JPH09284094A (ja) | デジタルフィルタバンク装置およびその作動方法 | |
| JPH0590897A (ja) | オーバーサンプリングフイルタ回路 | |
| JPH08172343A (ja) | Ｉｉｒ型ディジタルフィルタの構成方法 | |
| JPH07109975B2 (ja) | ディジタルフィルタ | |
| JPS6116110B2 (ja) | ||
| US5130942A (en) | Digital filter with front stage division | |
| JPH0732349B2 (ja) | デコーダ装置 | |
| JPH04117816A (ja) | 可変分周装置 | |
| JPS6366449B2 (ja) | ||
| JPH0619797B2 (ja) | たたみ込み演算回路 | |
| JPH06205323A (ja) | ビデオ信号処理回路 | |
| JPH0681009B2 (ja) | デジタルフイルタ装置 | |
| JPH06188685A (ja) | Ｆｉｒフィルタ | |
| JPH04324765A (ja) | エッジ急峻化回路 |