JPH02279014A - 標本化周波数変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタルオーディオ機器によるシステム制
作などにおいて用いられるもので、異なる標本化周波数
をもつ機器間でディジタルデータの受は渡しをするため
の、例えば異なる標本化周波数を有する機器間でダビン
グを行うことができるようにするための、標本化周波数
変換装置の改良に関するものである。

［従来の技術］ 従来の標本化周波数変換装置は、第２図に示すように、
標本化周波数Ｆ□（例えば４８ＫＨｚ）で標本化され、
ついで量子化されたディジタル信号（例えばＰＣＭ信号
）を入力端子（１）に入力させ、復号化部（２）と補間
部（３）とからなるＤ−Ａ（ディジタル−アナログ）変
換器（４）でアナログ信号に変換し、所定の周波数特性
を有するアナログフィルタ（５）を経、符号化部（６）
と量子化部（７）とからなるＡ−Ｄ（アナログ−ディジ
タル）変換器（８）を介して出力端子（９）に導き、１
１１１本化周波数Ｆ２（例えば４４．１ＫＨ！、）で標
本化され、ついで量子化されたディジタル信号（例えば
ＰＣＭ信号）を得ていた。

［発明が解決しようとする課題］ しかしながら、第２図に示す従来例の標本化周波数変換
装置では、−度アナログ信号に戻してから標本化周波数
の変換を行うので、雑音が侵入して信号の劣化が生じ易
いという問題点があった。

本発明は上述の問題点に鑑みなされたもので、構成が簡
単で、かつ雑音の侵入等により信号の劣化が生じにくい
標本化周波数変換装置を提供することを目的とするもの
である。

［課題を解決するための手段］ 本発明による標本化周波数変換装置は、Ｎ１段（Ｎ□は
２以上の整数）のシフトレジスタの前後にｎ段（ｎはＮ
１より小さな整数）のシフトレジスタを直列に結合して
なり、第１の標本化周波数Ｆ１で標本化された第１の信
号を前記第１標本化周波数Ｆ１のタイミングでシフトす
る直列入力、並列出力形の第１シフトレジスタと、この
第１シフトレジスタの各標本値を期間Ｔ（Ｔ＝当毎にラ
ッチＦ。

する第１ラッチ回路群と、この第１ラッチ回路群にラッ
チされた標本値に時変係数を乗算して出力する時変係数
フィルタ群と、この時変係数フィルタ群の出力データを
加算する加算回路と、この加算回路の出力データを第２
の標本化周波数Ｆ、のタイミングでＮ２本（Ｎ　ｘは２
以上の整数）の出力線に切り換えて導く切換回路と、こ
の切換回路のＮ２本の出力線に導かれた出力データをラ
ッチする第２ラッチ回路群と、この第２ラッチ回路群の
ラッチデータを前記期間Ｔ毎に入力するＮ２段のシフト
レジスタからなり９周波数Ｆ２のタイミングでシフトす
る並列入力、直列出力形の第２シフトレジスタと、繰り
返し周波数が周波数Ｆ２のクロックパルスを計数するリ
ングカウンタと、前記第１、第２標本化周波数Ｆ、、　
Ｆ、による標本化時刻の相対関係により決定される有限
インパルス応答波形のレベルに対応した時変係数データ
を予め設定記憶したメモリと、前記リングカウンタの計
数値をアドレスとして前記メモリから対応した時変係数
データを読み出し、前記時変係数フィルタ群の時変係数
を切り換え制御する制御回路とを具備してなり、前記Ｔ
、Ｎｉ、Ｆ１．Ｎ、、Ｆ、はを満足してなることを特徴
とするものである。

［作用］ 第１標本化周波数Ｆ工で標本化された第１信号（標本値
）は、繰り返し周波数Ｆ工のタイミングで第１シフトレ
ジスタに順次直列に入力する。第１ラッチ回路群は期間
Ｔ（Ｔ＝！！ｉ）毎に第１シフトレＦ。

ジスタの各段のシフトレジスタ内の標本値をラッチする
。第１ラッチ回路群にラッチされた標本値は１時変係数
フィルタ群によって時変係数が乗算され、加算回路で加
算される。このとき、制御回路は、リングカウンタの計
数値をアドレスとしてメモリから対応した時変係数デー
タを読み出して時変係数フィルタ群の時変係数を切り換
え制御するので、第１ラッチ回路群にラッチされた標本
値は、まず、時変係数フィルタで第１番目の重み付けが
なされ、加算回路で加算され、この加算データは切換回
路を介して第２ラッチ回路群の１番目のラッチ回路にラ
ッチされる。ついで時変係数フィルタ群で２番目の重み
付けがなされ、加算回路で加算された加算データは切換
回路を介して第２ラッチ回路群の２番目のラッチ回路に
ラッチされる。以下同様に作用し、時変係数フィルタ群
でＮ２番目の重み付けがなされ、加算回路で加算された
加算データは切換回路を介して第２ラッチ回路群のＮ２
番目のラッチ回路にラッチされる。第２ラッチ回路群に
ラッチされたＮ２個のラッチデータは期間Ｔ（Ｔ＝！￥
）毎に第２シフトレジスタに並列に入力し、この第２シ
フトレジスタからは周波数Ｆ２のタイミングでデータが
直列に出力する。

すなわち、第２の標本化周波数Ｆ、で標本化された第２
の信号（Ｓ零値）として出力する。

［実施例］ 第１図は本発明の一実施例を示すもので、（１１）は第
１の標本化周波数ｐ　１（例えば４８にＨｚ）で標本化
された第１の信号（標本値）を入力する入力端子である
。この入力端子（１１）は従来例を示す第２図における
Ｄ−Ａ変換器（４）の補間部（３）の入力側に相当する
。前記入力端子（１１）には、エリアシングを防止する
ためのアンチエリアスフィルタ（１２）を介して第１シ
フトレジスタ（１３）が結合されている。

前記第１シフトレジスタ（１３）はｎ段（例えばｎ＝３
２）のシフトレジスタと、Ｎ１段（前記ｎより大きな２
以上の整数で、例えばＮ１．６４０）のシフトレジスタ
と、ｎ段のシフトレジスタを直列に結合してなり。

繰り返し周波数Ｆユのクロックパルスで直列に入力し、
期間Ｔ　＜＝２４＞のタイミングで並列に出力すＦ。

るように形成されている。前記第１シフトレジスタ（１
３）の各段のシフトレジスタの出力側には第１ラッチ回
路群（１４）が結合され、この第１ラッチ回路群（１４
）の出力側には時変係数フィルタ群（１５）を介して加
算回路（１６）が結合されている。

前記加算回路（１６）の出力側には、第２の標本化周波
数Ｆ　ａ　（例えばＦ、＝４４．ＨｔＨｚ）のタイミン
グで切り換えられる切換回路（１７）が結合され、この
切換回路（１７）のＮ２本（例えばＮ２＝５８８）の出
力側には、周波数Ｆ２のタイミングで」順次切り換えて
ラッチするＮ２個のラッチ回路からなる第２ラッチ回路
群（１８）が結合されている。この第２ラッチ回路群（
１８）の出力側には、期間Ｔ（Ｔ−４）毎に並列入力を
受は入れ、周波数Ｆ２タイミングで直列出力するＮ２段
のシフトレジスタからなる第２シフトレジスタ（１９）
が結合されている。前記第２シフトレジスタ（１９）の
出力側は補正フィルタ（２０）を介して出力端子（２１
）に結合されている。この出力端子（２１）は従来例を
示す第２図のＡ−Ｄ変換器（８）の符号化部（６）の出
力側に相当する。　（２２）は繰り返し周波数Ｆ２のク
ロックパルスを計数するＮ２進のリングカウンタ、（２
３）は、第１、第２標本化周波数Ｆ１、Ｆ２による標本
化時刻の相対関係により決定されるインパルス応答波形
のレベルに対応した時変係数データを予め設定記憶した
メモリである。

（２４）はＣＰＵ（中央処理装置）などからなる制御回
路で、この制御回路（２４）は前記リングカウンタ（２
２）の計数値に基づいて、前記第１ラッチ回路群（１４
）のラッチ制御、前記加算回路（１６）のセット・リセ
ット制御、前記切換回ｍ　（１７）の切り換え制御、前
記第２ラッチ回路群（１８）のラッチ制御を行うととも
に、前記リングカウンタ（２２）の計数値をアドレスと
して前記メモリ（２３）から対応した時変係数データを
読み出し、前記時変係数フィルタ群（１５）の時変係数
に１ｔ・・・ｔｋｎｔ・・・ｋ＋ａを切り換え制御する
ように構成されている。前記期間Ｔ、周波数Ｆ□、Ｆ２
、シフトレジスタの段数Ｎ１、Ｎ２は次式を満足するよ
うに設定されている。

すなわち、第１＃Ａ本化周波数Ｆ１で標本化されたＮ１
個の標本値が第１シフトレジスタのＮ１段のシフトレジ
スタを占めるに要する期間Ｔと、第２標本化周波数Ｆ、
で標本化されたＮ２個の標本値が第２シフトレジスタの
Ｎ２段のシフトレジスタからシフトされて出力するに要
する期間百とが等しい期間Ｔとなるように設定される。

つぎに前記実施例の作用について説明する。

（イ）第１標本化周波数Ｆ　ｔ　（例えば４８ＫＩｈ）
で標本化された第１の信号（標本値）が入力端子（１１
）に入力すると、この標本値が、エリアシングを防止す
るために１以上の周波数成分を遮断するアンチエリアス
フィルタ（１２）を介して、繰り返し周波数Ｆ２のタイ
ミングで第１シフトレジスタ（１３）に直列に入力する
。

（ロ）ある期間Ｔ　Ｏ（Ｔ　ｎ　＝ｒ−３＞に標本化さ
れたＦ。

Ｎ０個の標本値が第１シフトレジスタ（１３）のＮ１段
のシフトレジスタに、直前の期間Ｔ　ｆｌ　−１（Ｔ　
Ｑ　−１＝Ｔ）に標本化された標本値の終りのｎ個の標
本値が第１シフトレジスタ（１３）の先端側（図中右側
）のｎ段のシフトレジスタに、直後の期間ＴＱ、、（Ｔ
１１＝Ｔ）の一部の期間に標本化された標本値の始めの
ｎ個の標本値が第１シフトレジスタ（１３）の先端側（
図中左側）のｎ段のシフトレジスタにそれぞれ入力して
第１シフトレジスタ（１３）がいっばいになったとする
と、これらの標本値は、制御回路（２４）からのラッチ
信号によって第１ラッチ回路群（１４）にラッチされる
。

（ハ）つぎの期間ＴＱ、、内において第１ラッチ回路群
（１４）にラッチされた各段の標本値は、時変係数フィ
ルタ群（１５）によって時変係数１ｈｔ・・・、ｋｍ（
１Ｎ＋２０）が乗算される。このとき、制御回路（２４
）はＮ２進のリングカウンタ（２２）の計数値をアドレ
スとしてメモリ（２３）から対応した時変係数データを
読み出して時変係数フィルタ群（１５）の時変係数によ
。

・・・、に＋ｍの値を切り換え制御する。すなわち、メ
モリ（２３）には、第１、第２標本化周波数Ｆ１、Ｆ２
による標本化時刻の相対関係により決定される有限イン
パルス応答波形（応答期間Ｔｒ）のレベルに対応した時
変係数データが予め設定記憶されている。

例えば、応答期間Ｔｒは第１シフトレジスタ（１３）の
２ｎ段のシフトレジスタのシフト期間に設定され。

アドレス「ｌ」には、　ｋ、＝に、＝・・・：ｋＮ＝０
で、にゎ、−ｋｍが、第１シフトレジスタ（１３）のＮ
０段のシフトレジスタの１番目（図中右から１番目）の
標本値の標本化時刻と第２シフトレジスタ（１９）のＮ
２段のシフトレジスタの１番目（図中右から１番目）の
標本値の標本化時刻との相対関係によって決定される有
限インパルス応答波形のレベルに対応した値となるよう
に設定される。以下同様にして、アドレス「Ｎ２」には
、ｋｚｎ＊ｔ”ｋｚｎ＋ｚ”・＝”ｋｍ＝ｏで、ｋｌ−
に２ｎが、第１シフトレジスタ（１３）のＮ１番目（図
中左から１番目）の標本値の標本化時刻と第２シフトレ
ジスタ（１９）のＮ２段のシフトレジスタの１番目（図
中左から１番目）の標本値の標本化時刻との相対関係に
よって決定される有限インパルス応答波形のレベルに対
応した値となるように設定される。このため、第１ラッ
チ回路群（１４）にラッチされた標本値は時変係数フィ
ルタ群（１５）によって、所定の重み付けがされて加算
回路（１６）に出力する。

（ニ）加算回路（１６）は制御回路（２４）からのセッ
ト・リセット制御によって、周波数Ｆ２のタイミングで
加算を行い、その加算データを切換回路（１７）に出力
する。切換回路（１７）は制御回路（２４）からの切り
換え制御によって周波数Ｆ、のタイミングで第２ラッチ
回路群（１８）のラッチ回路に順次加算データを出力す
る。

（ホ）第２ラッチ回路群（１８）は制御回路（２４）か
らのラッチ信号により切換回路（１７）のＮ１本の出方
線に順次現われる加算データをラッチする。

（へ）Ｔｆｉ、１期間経過して第２ラッチ回路群（１８
）から全てのラッチ回路に加算データがラッチされると
、制御回路（２４）からの制御信号により、これらの加
算データが第２シフトレジスタ（１９）に並列に入力し
、ついで、この入力データはっぎのＴＱ、２期間内にお
いて第２シフトレジスタ（１９）がら１１１次直列に出
力する。

（ト）ＴＱ＋１期間内に第２シフトレジスタ（１９）か
ら直列に出力する標本値は、第２標本化周波数Ｆ２で標
本化されたデータに相当し、この標本値は補正フィルタ
（２０）によって有限インパルス応答特性の歪みが補正
され、出力端子（２１）から出力する。

［発明の効果コ 本発明による標本化周波数変換装置は、上記のように第
１の標本化周波数Ｆ工で標本化された標本値をアナログ
値に変えることなくディジタルのままで第２の標本化周
波数Ｆ２で標本化された標本値に変換するようにしたの
で、従来の一旦アナログ値に変換してから行うものと比
べて雑音の侵入等による信号の劣化が生じにくい。

【図面の簡単な説明】

第１図は本発明による標本化周波数変換装置の一実施例
を示すブロック図、第２図は従来例を示すブロック図で
ある。 （１３）・・・第１シフトレジスタ、（１４）・・・第
１ラッチ回路群、（１５）・・・時変係数フィルタ群、
（１６）・・・加算回路、（１７）・・・切換回路、（
１８）・・・第２ラッチ回路群、（１９）・・・第２シ
フトレジスタ、（２２）・・・リングカウンタ、（２３
）・・・メモリ、（２４）・・・制御回路。 出願人　　株式会社富士通ゼネラル

Claims (1)

【特許請求の範囲】
1. （１）Ｎ＿１段（Ｎ＿１は２以上の整数）のシフトレジ
   スタの前後にｎ段（ｎはＮ＿１より小さな整数）のシフ
   トレジスタを直列に結合してなり、第１の標本化周波数
   Ｆ＿１で標本化された第１の信号を前記第１標本化周波
   数Ｆ＿１のタイミングでシフトする直列入力、並列出力
   形の第１シフトレジスタと、この第１シフトレジスタの
   各標本値を期間Ｔ（Ｔ＝Ｎ＿１／Ｆ＿１）毎にラッチす
   る第１ラッチ回路群と、この第１ラッチ回路群にラッチ
   された標本値に時変係数を乗算して出力する時変係数フ
   ィルタ群と、この時変係数フィルタ群の出力データを加
   算する加算回路と、 この加算回路の出力データを第２の標本化周波数Ｆ＿２
   のタイミングでＮ＿２本（Ｎ＿２は２以上の整数）の出
   力線に切り換えて導く切換回路と、 この切換回路のＮ＿２本の出力線に導かれた出力データ
   をラッチする第２ラッチ回路群と、この第２ラッチ回路
   群のラッチデータを前記期間Ｔ毎に入力するＮ＿２段の
   シフトレジスタからなり、周波数Ｆ＿２のタイミングで
   シフトする並列入力、直列出力形の第２シフトレジスタ
   と、 繰り返し周波数が周波数Ｆ＿２のクロックパルスを計数
   するリングカウンタと、前記第１、第２標本化周波数Ｆ
   ＿１、Ｆ＿２による標本化時刻の相対関係により決定さ
   れる有限インパルス応答波形のレベルに対応した時変係
   数データを予め設定記憶したメモリと、 前記リングカウンタの計数値をアドレスとして前記メモ
   リから対応した時変係数データを読み出し、前記時変係
   数フィルタ群の時変係数を切り換え制御する制御回路と
   を具備してなり、前記Ｔ、Ｎ＿１、Ｆ＿１、Ｎ＿２、Ｆ
   ＿２は Ｔ＝Ｎ＿１／Ｆ＿１＝Ｎ＿２／Ｆ＿２ を満足してなることを特徴とする標本化周波数変換装置
   。