JPH0773206B2 - デジタル入力インタ−フエイス回路 - Google Patents
デジタル入力インタ−フエイス回路Info
- Publication number
- JPH0773206B2 JPH0773206B2 JP59259156A JP25915684A JPH0773206B2 JP H0773206 B2 JPH0773206 B2 JP H0773206B2 JP 59259156 A JP59259156 A JP 59259156A JP 25915684 A JP25915684 A JP 25915684A JP H0773206 B2 JPH0773206 B2 JP H0773206B2
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- JP
- Japan
- Prior art keywords
- circuit
- connection point
- digital
- input interface
- bipolar transistor
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Description
【発明の詳細な説明】 〔技術分野〕 この発明はデジタル入力インターフェイス技術さらには
IIL（インテグレーテッド・インジェクション・ロジッ
ク）などのデジタル回路の入力インターフェイス部に適
用して特に有効な技術に関するもので、たとえば、アナ
ログ・デジタル共存型半導体集積回路装置に利用して有
効な技術に関するものである。
IIL（インテグレーテッド・インジェクション・ロジッ
ク）などのデジタル回路の入力インターフェイス部に適
用して特に有効な技術に関するもので、たとえば、アナ
ログ・デジタル共存型半導体集積回路装置に利用して有
効な技術に関するものである。
例えば、リニア素子としてのバイポーラトランジスタと
デジタル素子としてのIILとが同一の半導体基板内に形
成された、いわゆるアナログ・デジタル共存型半導体集
積回路装置では、この半導体集積回路装置内において、
アナログ部とデジタル部との間で信号のやりとりを行な
う。この場合、そのデジタル部の入力側には、信号のレ
ベル整合をとるための入力インターフェイス回路が必要
となる。
デジタル素子としてのIILとが同一の半導体基板内に形
成された、いわゆるアナログ・デジタル共存型半導体集
積回路装置では、この半導体集積回路装置内において、
アナログ部とデジタル部との間で信号のやりとりを行な
う。この場合、そのデジタル部の入力側には、信号のレ
ベル整合をとるための入力インターフェイス回路が必要
となる。
第４図は、デジタル回路としてIILが形成されたアノロ
グ・デジタル共存型半導体集積回路装置において、アナ
ログ部の信号源Sgからの信号をデジタル部２のIILに入
力させるためのデジタル入力インターフェイス回路１の
従来例を示す。
グ・デジタル共存型半導体集積回路装置において、アナ
ログ部の信号源Sgからの信号をデジタル部２のIILに入
力させるためのデジタル入力インターフェイス回路１の
従来例を示す。
同図に示すデジタル入力インターフェイス回路１は、一
種のエミッタ接地型トランジスタ増幅回路によって構成
され、エミッタが抵抗R1を介して電源Vccに接続されたp
npバイポーラトランジスタQ1を用いている。このpnpバ
イポーラトランジスタQ1のベース側に上記信号源Sgが接
続されるとともに、そのコレクタ側がIILの入力側に接
続されている。これにより、信号源Sgからの信号レベル
がIILの入力しきい値（約０〜0.7V）にレベル変換され
て該IILに入力されるようになっている。なお、pnpバイ
ポーラトランジスタQ1のコレクタと接地電位の間に接続
されている抵抗R2は、リーク防止および寄生容量の電荷
放電などのためのものである。
種のエミッタ接地型トランジスタ増幅回路によって構成
され、エミッタが抵抗R1を介して電源Vccに接続されたp
npバイポーラトランジスタQ1を用いている。このpnpバ
イポーラトランジスタQ1のベース側に上記信号源Sgが接
続されるとともに、そのコレクタ側がIILの入力側に接
続されている。これにより、信号源Sgからの信号レベル
がIILの入力しきい値（約０〜0.7V）にレベル変換され
て該IILに入力されるようになっている。なお、pnpバイ
ポーラトランジスタQ1のコレクタと接地電位の間に接続
されている抵抗R2は、リーク防止および寄生容量の電荷
放電などのためのものである。
第５図は、上記デジタル入力インターフェイス回路１の
別の従来例を示す。
別の従来例を示す。
同図に示すデジタル入力インターフェイス回路１は、差
動対をなす１対のpnpバイポーラトランジスタQ1,Q2、こ
の１対のpnpバイポーラトランジスタQ1,Q2の共通エミッ
タと電源Vccとの間に介在する定電流回路Ic1、上記１対
のpnpバイポーラトランジスタQ1,Q2のコレクタ側と接地
電位側との間で電流ミラー回路をなすnpnバイポーラト
ランジスタQ3およびダイオードD1によって構成される。
動対をなす１対のpnpバイポーラトランジスタQ1,Q2、こ
の１対のpnpバイポーラトランジスタQ1,Q2の共通エミッ
タと電源Vccとの間に介在する定電流回路Ic1、上記１対
のpnpバイポーラトランジスタQ1,Q2のコレクタ側と接地
電位側との間で電流ミラー回路をなすnpnバイポーラト
ランジスタQ3およびダイオードD1によって構成される。
この回路では、入力信号源Sgからの信号をpnpバイポー
ラトランジスタQ1,Q2による差動回路によってIILの入力
しきい値にレベル変換している。そして、このレベル変
換された信号が、IILの入力段をなす逆方向npnバイポー
ラトランジスタQrのベースに入力されるようになってい
る。
ラトランジスタQ1,Q2による差動回路によってIILの入力
しきい値にレベル変換している。そして、このレベル変
換された信号が、IILの入力段をなす逆方向npnバイポー
ラトランジスタQrのベースに入力されるようになってい
る。
第５図に示した入力インターフェイス回路も、その基本
的な構成は第４図に示したものと同様である。すなわ
ち、一種のエミッタ接地型トランジスタ増幅回路を基本
としている。
的な構成は第４図に示したものと同様である。すなわ
ち、一種のエミッタ接地型トランジスタ増幅回路を基本
としている。
また、そのトランジスタQ1,Q2としてpnp型のものを用い
ることにより、IILの低い入力しきい値（約０〜0.7V）
に整合するレベルを得ることが可能になっている。な
お、第５図の回路において、npn型のバイポーラトラン
ジスタを用いたのでは、そのような低いしきい値に整合
するレベルを得ることができない。
ることにより、IILの低い入力しきい値（約０〜0.7V）
に整合するレベルを得ることが可能になっている。な
お、第５図の回路において、npn型のバイポーラトラン
ジスタを用いたのでは、そのような低いしきい値に整合
するレベルを得ることができない。
ここで、IILおよびアナログ・デジタル共存型半導体集
積回路装置については、例えばサイエンスフォーラム社
「超LSIデバイスハンドブック」昭和58年11月28日発
行、173〜179頁などに記載されている。
積回路装置については、例えばサイエンスフォーラム社
「超LSIデバイスハンドブック」昭和58年11月28日発
行、173〜179頁などに記載されている。
しかしかかる技術においては、アナログ部とデジタル部
との間のレベル整合を行なう入力インターフェイス回路
が、エミッタ接地で動作するpnpバイポーラトランジス
タによって構成されているため、その伝達速度がどうし
ても遅くなってしまう、という問題点が生ずるというこ
とが本発明者によって明らかにされた。
との間のレベル整合を行なう入力インターフェイス回路
が、エミッタ接地で動作するpnpバイポーラトランジス
タによって構成されているため、その伝達速度がどうし
ても遅くなってしまう、という問題点が生ずるというこ
とが本発明者によって明らかにされた。
つまり、上述した従来のデジタル入力インターフェイス
回路１では、その信号の伝達速度がエミッタ接地の遮断
周波数ｆβによって制限される。他方pnpバイポーラト
ランジスタで得られるベース接地の遮断周波数ｆβは概
して低く、せいぜい2MHz程度のｆβしか得ることができ
ない。このため、デジタル部内の動作速度がどんなに速
くなっても、上記ｆβ以上の周波数の信号をデジタル部
１に入力させることができない。そして、このことが例
えばアナログ・デジタル共存型半導体集積回路装置にお
いて扱うことのできる信号の最高周波数を制限する大き
な阻害要因となっている、ということが本発明者によっ
て明らかとされた。
回路１では、その信号の伝達速度がエミッタ接地の遮断
周波数ｆβによって制限される。他方pnpバイポーラト
ランジスタで得られるベース接地の遮断周波数ｆβは概
して低く、せいぜい2MHz程度のｆβしか得ることができ
ない。このため、デジタル部内の動作速度がどんなに速
くなっても、上記ｆβ以上の周波数の信号をデジタル部
１に入力させることができない。そして、このことが例
えばアナログ・デジタル共存型半導体集積回路装置にお
いて扱うことのできる信号の最高周波数を制限する大き
な阻害要因となっている、ということが本発明者によっ
て明らかとされた。
この発明の目的は、簡単な回路構成でもって、外部から
の信号をデジタル回路に高速で入力させることができる
ようにしたデジタル入力インターフェイス技術を提供す
るものである。
の信号をデジタル回路に高速で入力させることができる
ようにしたデジタル入力インターフェイス技術を提供す
るものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、外部からの信号をデジタル回路の入力しきい
値にレベル変換するバイポーラトランジスタをベース接
地で動作させることにより、簡単な回路構成でもって、
その外部からの信号をデジタル回路に高速で入力させる
ことができるようになる、という目的を達成するもので
ある。
値にレベル変換するバイポーラトランジスタをベース接
地で動作させることにより、簡単な回路構成でもって、
その外部からの信号をデジタル回路に高速で入力させる
ことができるようになる、という目的を達成するもので
ある。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。以下の説明においては、本発明の理解を容易
にするために、、先ず第１図の参考例を説明し、その後
実施例を説明する。
説明する。以下の説明においては、本発明の理解を容易
にするために、、先ず第１図の参考例を説明し、その後
実施例を説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明によるデジタル入力インターフェイス
回路の一実施例を示す。
回路の一実施例を示す。
同図に示すデジタル入力インターフェイス回路１は、デ
ジタル回路としてIILが形成されたアナログ・デジタル
共存型半導体集積回路装置において、アナログ部の信号
源Sgからの信号をデジタル部２のIILに入力させるため
のものである。
ジタル回路としてIILが形成されたアナログ・デジタル
共存型半導体集積回路装置において、アナログ部の信号
源Sgからの信号をデジタル部２のIILに入力させるため
のものである。
このデジタル入力インターフェイス回路１は、一種のベ
ース接地型トランジスタ増幅回路によって構成され、ベ
ースが一定電位のバイアス電源Vbに固定的に接続された
pnpバイポーラトランジスタQpを用いている。このpnpバ
イポーラトランジスタQpのエミッタ側に上記信号源Sgが
接地されるとともに、そのコレクタ側がIILの入力側に
接続されている。これにより、信号源Sgからの信号がII
Lの入力しきい値（約０〜0.7V）にレベル変換されて該I
ILに入力されるようになっている。なお、pnpバイポー
ラトランジスタQpのコレクタと接地電位の間に接続され
ている抵抗R2は、リーク防止および寄生容量の電荷放電
などのためのものである。
ース接地型トランジスタ増幅回路によって構成され、ベ
ースが一定電位のバイアス電源Vbに固定的に接続された
pnpバイポーラトランジスタQpを用いている。このpnpバ
イポーラトランジスタQpのエミッタ側に上記信号源Sgが
接地されるとともに、そのコレクタ側がIILの入力側に
接続されている。これにより、信号源Sgからの信号がII
Lの入力しきい値（約０〜0.7V）にレベル変換されて該I
ILに入力されるようになっている。なお、pnpバイポー
ラトランジスタQpのコレクタと接地電位の間に接続され
ている抵抗R2は、リーク防止および寄生容量の電荷放電
などのためのものである。
この場合、上記信号源Sgは、信号の振幅を電流の大きさ
対応させた信号、いわゆる電流信号を出力するように構
成する。これにより、上記pnpバイポーラトランジスタQ
pはベース接地で動作しながら、信号源Sgからの入力信
号をIILの入力しきい値（約０〜0.7V）に変換すること
ができる。
対応させた信号、いわゆる電流信号を出力するように構
成する。これにより、上記pnpバイポーラトランジスタQ
pはベース接地で動作しながら、信号源Sgからの入力信
号をIILの入力しきい値（約０〜0.7V）に変換すること
ができる。
ここで、上記インターフェイス回路１における信号の伝
達速度は、ベース接地の遮断周波数ｆαの制限を受け
る。ところが、ベース接地の遮断周波数ｆαはエミッタ
接地の遮断周波数ｆβよりも大幅に高く、pnp型バイポ
ーラトランジスタでもかなり高い遮断周波数ｆαが得ら
れる。このため、上記IILに入力させることのできる信
号の最高周波数は、従来よりも大幅に高めることができ
る。さらに、そのベース接地型回路は、そのベースが少
なくとも交流的に接地されるたに、その動作が非常に安
定である。という利点も併せて有している。
達速度は、ベース接地の遮断周波数ｆαの制限を受け
る。ところが、ベース接地の遮断周波数ｆαはエミッタ
接地の遮断周波数ｆβよりも大幅に高く、pnp型バイポ
ーラトランジスタでもかなり高い遮断周波数ｆαが得ら
れる。このため、上記IILに入力させることのできる信
号の最高周波数は、従来よりも大幅に高めることができ
る。さらに、そのベース接地型回路は、そのベースが少
なくとも交流的に接地されるたに、その動作が非常に安
定である。という利点も併せて有している。
以上のように、トランジスタQpベース接地で動作させる
という簡単な回路構成でもって外部からの信号をデジタ
ル回路に高速で入力させることができる、という効果が
得られるようになる。
という簡単な回路構成でもって外部からの信号をデジタ
ル回路に高速で入力させることができる、という効果が
得られるようになる。
第２図はこの発明によるデジタル入力インターフェイス
回路の実施例を示す。
回路の実施例を示す。
同図に示すデジタル入力インターフェイス回路１は、ト
ランジスタQ1,Q2と定電流回路Ic1,Ic2,Ic3による差動回
路、ダイオードD1とnpnバイポーラトランジスタQ3によ
る電流ミラー回路、およびベース接地で動作する１対の
pnpバイポーラトランジスタQp1,Q2を有する。
ランジスタQ1,Q2と定電流回路Ic1,Ic2,Ic3による差動回
路、ダイオードD1とnpnバイポーラトランジスタQ3によ
る電流ミラー回路、およびベース接地で動作する１対の
pnpバイポーラトランジスタQp1,Q2を有する。
この回路では、信号源Sgからの信号が差動回路３を介し
て１対のpnpバイポーラトランジスタQp1,Qp2の各エミッ
タ側に与えられる。そして、１方のpnpバイポーラトラ
ンジスタのコレクタから取出される出力が、IILの前置
入力段をなす逆方向npnバイポーラトランジスタQrのベ
ースに入力される。これとともに、他方のpnpバイポー
ラトランジスタQp2が上記電流ミラー回路のトランジス
タQ3を定電流駆動する。電流ミラー回路のトランジスタ
Q3は一方のpnpバイポーラトランジスタQp1のコレクタと
接地電位の間に接続されていて、両トランジスタQp1とQ
3は互いに相補的に駆動される。
て１対のpnpバイポーラトランジスタQp1,Qp2の各エミッ
タ側に与えられる。そして、１方のpnpバイポーラトラ
ンジスタのコレクタから取出される出力が、IILの前置
入力段をなす逆方向npnバイポーラトランジスタQrのベ
ースに入力される。これとともに、他方のpnpバイポー
ラトランジスタQp2が上記電流ミラー回路のトランジス
タQ3を定電流駆動する。電流ミラー回路のトランジスタ
Q3は一方のpnpバイポーラトランジスタQp1のコレクタと
接地電位の間に接続されていて、両トランジスタQp1とQ
3は互いに相補的に駆動される。
第２図に示した入力インターフェイス回路１は、その基
本的な構成は第１図に示したものと同様である。すなわ
ち、ベース接地で動作するpnpバイポーラトランジスタQ
p1,Qp2を用いて構成され、これにより前述した実施例と
同様の効果を得ることができるようになっている。加え
て、第２図の実施例の場合においては、上記のとおりト
ランジスタQ3を設け、かかるトランジスタQ3によりIIL
駆動電流を強制的に引きぬくこととするのでIILの駆動
速度を十分に早めることができることとなる。
本的な構成は第１図に示したものと同様である。すなわ
ち、ベース接地で動作するpnpバイポーラトランジスタQ
p1,Qp2を用いて構成され、これにより前述した実施例と
同様の効果を得ることができるようになっている。加え
て、第２図の実施例の場合においては、上記のとおりト
ランジスタQ3を設け、かかるトランジスタQ3によりIIL
駆動電流を強制的に引きぬくこととするのでIILの駆動
速度を十分に早めることができることとなる。
第３図は他の参考例を示す。
この別の参考例では、同図（ａ）および（ｂ）に示すよ
うに、ベース接地で動作するpnpバイポーラトランジス
タQpと、IILの前置入力段をなす逆方向npnバイポーラト
ランジスタQrとが、独立の回路として同一の半導体の島
内に形成されている。すなわち、同図（ｂ）に示すよう
に、ｎ導電型半導体基体11中に２つのｐ導電型拡散層1
2,13を形成し、その一方の拡散層12をpnpバイポーラト
ランジスタQpのエミッタ領域とするとともに、その他方
の拡散層13をpnpバイポーラトランジスタQp1と逆方向np
n型バイポーラトランジスタQrのコレクタ・ベース共通
領域とする。また、その他方の拡散層13内に逆方向npn
バイポーラトランジスタQrのコレクタ領域となるｎ導電
型拡散層14を形成する。さらに、基体11は、pnpバイポ
ーラトランジスタQp1と逆方向npn型バイポーラトランジ
スタQrのベース・エミッタ共通領域として接地電位に接
続される。これにより、１つの半導体の島内にデジタル
入力インターフェイス回路を小さく、かつ簡単に形成す
ることができる。
うに、ベース接地で動作するpnpバイポーラトランジス
タQpと、IILの前置入力段をなす逆方向npnバイポーラト
ランジスタQrとが、独立の回路として同一の半導体の島
内に形成されている。すなわち、同図（ｂ）に示すよう
に、ｎ導電型半導体基体11中に２つのｐ導電型拡散層1
2,13を形成し、その一方の拡散層12をpnpバイポーラト
ランジスタQpのエミッタ領域とするとともに、その他方
の拡散層13をpnpバイポーラトランジスタQp1と逆方向np
n型バイポーラトランジスタQrのコレクタ・ベース共通
領域とする。また、その他方の拡散層13内に逆方向npn
バイポーラトランジスタQrのコレクタ領域となるｎ導電
型拡散層14を形成する。さらに、基体11は、pnpバイポ
ーラトランジスタQp1と逆方向npn型バイポーラトランジ
スタQrのベース・エミッタ共通領域として接地電位に接
続される。これにより、１つの半導体の島内にデジタル
入力インターフェイス回路を小さく、かつ簡単に形成す
ることができる。
（１）外部からの信号をデジタル回路の入力しきい値に
レベル変換するバイポーラトランジスタをベース接地で
動作させることにより、簡単な回路構成でもって、その
外部からの信号をデジタル回路に高速で入力させること
ができる、という効果が得られる。
レベル変換するバイポーラトランジスタをベース接地で
動作させることにより、簡単な回路構成でもって、その
外部からの信号をデジタル回路に高速で入力させること
ができる、という効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種種変更
可能であることはいうまでもない。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種種変更
可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるIILの入力インター
フェイス技術に適用した場合について説明したが、それ
に限定されるものではなく、例えば、CSTLその他のデジ
タル回路の入力インターフェイス技術などにも適用でき
る。
をその背景となった利用分野であるIILの入力インター
フェイス技術に適用した場合について説明したが、それ
に限定されるものではなく、例えば、CSTLその他のデジ
タル回路の入力インターフェイス技術などにも適用でき
る。
第１図は参考例のデジタル入力インターフェイス回路を
示す回路図、 第２図はこの発明によるデジタル入力インターフェイス
回路の別の実施例を示す回路図、 第３図（ａ）、（ｂ）は別の参考例のデジタル入力イン
ターフェイス回路を示す回路図、 第４図は従来のデジタル入力インターフェイス回路の一
例を示す回路図、 第５図は従来のデジタル入力インターフェイス回路の別
の例を示す回路図である。 １……入力インターフェイス回路、２……デジタル部、
Sg……入力信号源、Qp,Qp1,Qp2,……pnpバイポーラトラ
ンジスタ、Qr……逆方向バイポーラトランジスタ、IIL
……インテグレーテッド・インジェクション・ロジッ
ク。
示す回路図、 第２図はこの発明によるデジタル入力インターフェイス
回路の別の実施例を示す回路図、 第３図（ａ）、（ｂ）は別の参考例のデジタル入力イン
ターフェイス回路を示す回路図、 第４図は従来のデジタル入力インターフェイス回路の一
例を示す回路図、 第５図は従来のデジタル入力インターフェイス回路の別
の例を示す回路図である。 １……入力インターフェイス回路、２……デジタル部、
Sg……入力信号源、Qp,Qp1,Qp2,……pnpバイポーラトラ
ンジスタ、Qr……逆方向バイポーラトランジスタ、IIL
……インテグレーテッド・インジェクション・ロジッ
ク。
Claims (2)
- 【請求項１】アナログ・デジタル共存型半導体集積回路
装置において構成されてなり、かつアナログ部の信号を
デジタル部としてのIILに供給するデジタル入力インタ
ーフェイス回路であって、 回路の電源端子との間に、上記アナログ部の出力に基づ
く電流信号を形成する第１信号源、第２信号源が設けら
れる第１接続点、第２接続点と、 上記IILの入力に接続されてなる第３接続点と、 そのエミッタが上記第１接続点に接続されてなるととも
にそのベースが所定のバイアス電源に接続されてなりか
つそのコレクタが第４接続点に接続されてなる第1pnpバ
イポーラトランジスタと、 そのエミッタが上記第２接続点に接続されてなるととも
にそのベースが上記所定のバイアス電源に接続されてな
りかつそのコレクタが上記第３接続点に接続されてなる
第2pnpバイポーラトランジスタと、 上記第４接続点と回路の基準電位点との間に設けられた
ダイオードと、 そのコレクタが上記第３接続点に接続され、そのベース
が上記第４接続点に接続され、そのエミッタが上記回路
の基準電位点に接続された第1npnバイポーラトランジス
タと、 を備えてなることを特徴とするデジタル入力インターフ
ェイス回路。 - 【請求項２】上記信号源が、エミッタが定電流源に共通
接続されそのベース間に上記アナログ部の出力が供給さ
れる一対の第２、第3npnバイポーラトランジスタと、上
記第２、第3npnバイポーラトランジスタのコレクタと上
記電源端子との間に設けられた定電流回路とからなる差
動回路からなることを特徴とする特許請求の範囲第１項
記載のデジタル入力インターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259156A JPH0773206B2 (ja) | 1984-12-10 | 1984-12-10 | デジタル入力インタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259156A JPH0773206B2 (ja) | 1984-12-10 | 1984-12-10 | デジタル入力インタ−フエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61137424A JPS61137424A (ja) | 1986-06-25 |
| JPH0773206B2 true JPH0773206B2 (ja) | 1995-08-02 |
Family
ID=17330119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59259156A Expired - Lifetime JPH0773206B2 (ja) | 1984-12-10 | 1984-12-10 | デジタル入力インタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773206B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229914A (ja) * | 1987-03-19 | 1988-09-26 | Toshiba Corp | レベル変換回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328348A (en) * | 1976-08-30 | 1978-03-16 | Hitachi Ltd | Interface circuit |
| JPS564934A (en) * | 1979-06-25 | 1981-01-19 | Hitachi Ltd | Input interface circuit |
| JPS5614726A (en) * | 1979-07-18 | 1981-02-13 | Matsushita Electric Ind Co Ltd | Interface circuit |
| JPS56123124A (en) * | 1980-03-05 | 1981-09-28 | Hitachi Ltd | Interface circuit |
| JPS58191734U (ja) * | 1982-06-15 | 1983-12-20 | 東光株式会社 | Ｉ↑２ｌ回路のインタ−フエ−ス回路 |
| JPS5988922U (ja) * | 1982-12-06 | 1984-06-16 | パイオニア株式会社 | 差動アンプ |
-
1984
- 1984-12-10 JP JP59259156A patent/JPH0773206B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61137424A (ja) | 1986-06-25 |
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|---|---|---|
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