JPH0773363B2

JPH0773363B2 - 信号再生処理装置

Info

Publication number: JPH0773363B2
Application number: JP63011511A
Authority: JP
Inventors: 正夫神田
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 1988-01-21
Filing date: 1988-01-21
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: JPH01188085A; US4953034A

Description

【発明の詳細な説明】技術分野本発明は、ビデオディスク等の記録媒体に記録された信
号を読み取ったのちメモリを使用して信号処理を行なう
装置に関する。

背景技術ビデオディスク等の記憶媒体に記録されているビデオ信
号を読み取ったのちディジタル化してメモリに書き込む
と共に書き込み開始タイミングと所定の時間差を有する
タイミングで読み出しを開始することにより記録媒体か
ら読み取られたビデオ信号と位相の異なるビデオ信号が
得られる。また、メモリから読み出すときのアドレス制
御によって画像の縮小、拡大等の特殊な処理を行なうこ
とができる。かかる知見に基づいてビデオ信号の再生及
び信号処理を行なうようにした信号再生処理装置が既に
考案されている。

一方、記録媒体から得られる再生信号には記録媒体の傷
やゴミの付着等による信号の欠落いわゆるドロップアウ
トが生じ、また、再生信号にはディスク等の記録媒体の
回転ムラ等による時間軸誤差が存在することが知られて
いる。従って、信号再生処理装置においては、これらド
ロップアウト及び時間軸誤差の補正を行なう手段が不可
欠になっている。かかる従来の信号再生処理装置を第８
図に示す。

第８図において、ビデオディスクプレーヤ等の演奏装置
１から出力されたビデオ信号ａは、A/D（アナログ・デ
ィジタル）変換回路２に供給される。尚、演奏装置１に
は、例えば記録媒体から読み取られたRF信号のゼロクロ
ス点の間隔が所定値以上になったときドロップアウトが
発生したことを示すドロップアウト検出信号ｂを出力す
るドロップアウト検出回路が内蔵されている。

A/D変換回路２においてはビデオ信号のサンプリングが
なされ、得られたサンプル値を量子化して対応するｎビ
ットのディジタルデータへの変換がなされる。このA/D
変換回路２から出力されたビデオデータは、ドロップア
ウトコード置換回路３に供給される。ドロップアウトコ
ード置換回路３には演奏装置１からドロップアウト検出
信号ｂが供給されており、ドロップアウトコード置換回
路３は、このドロップアウト検出信号ｂによってドロッ
プアウト期間中のビデオデータを例えばｎビットのディ
ジタルデータの上限コードからなるドロップアウトコー
ドに置き換える。

ドロップアウトコード置換回路３から出力されたビデオ
データは、フィールドメモリ４に供給される。フィール
ドメモリ４は、１フィールド期間内に出力されたｎビッ
トのビデオデータを記憶し得る記憶容量を有しており、
このフィールドメモリ４にはメモリ制御回路５から書き
込み及び読み出しアドレス信号並びに書き込み及び読み
出し制御信号が供給されている。このメモリ制御回路５
によって、再生ビデオ信号中の時間軸誤差を含んだ同期
信号に基づいた周期でビデオデータが順次フィールドメ
モリ４に書き込まれ、また、時間軸誤差を含まない基準
信号に基づく周期でフィールドメモリ４からビデオデー
タが読み出され、時間軸誤差が補正される。

フィールドメモリ４から読み出されたデータは、ライン
メモリ６、切換スイッチ７及びドロップアウトコード検
出回路８に供給される。ラインメモリ６は、１水平走査
期間（以下、1Hと称す）内に得られるデータを記憶し得
る記憶容量を有するFIFO（先入れ先出し）メモリからな
っている。このラインメモリ６によってフィールドメモ
リ４から読み出されたデータは1Hだけ遅延されたのち切
換スイッチ７の一方の入力端子に供給される。切換スイ
ッチ７の他方の入力端子にはフィールドメモリ４から読
み出されたデータが直接供給される。また、切換スイッ
チ７の制御入力端子にはドロップアウトコード検出回路
８の出力が切換指令信号として供給される。この切換ス
イッチ７は、切換指令信号の存在時には1Hメモリ６から
読み出されたデータを選択的に出力し、切換指令信号の
不存在時にはメモリ４から読み出されたデータを選択的
に出力するように構成されている。また、ドロップアウ
トコード検出回路８は、フィールドメモリ４から読み出
されたデータ中にドロップアウトコードが存在するとき
検出信号を出力するように構成されている。従って、切
換スイッチ７から出力されるビデオデータは、ドロップ
アウトが発生したときには1H前のビデオデータと置換さ
れ、ドロップアウト補正がなされる。この切換スイッチ
７の出力データは、D/A変換回路９に供給されてアナロ
グ信号に変換され、ビデオ出力となる。

以上の如く従来の信号再生処理装置においては、フィー
ルドメモリの読み出し側にラインメモリが必要になって
いる。このラインメモリは、高速性が要求され、非常に
高価であると共に消費電力が大きく実装効率を高くする
ことができないので、従来の装置においては製造コスト
が高くかつ消費電力の低減及び小型化を図ることが困難
であるという欠点があった。

発明の概要本発明は、上記した如き従来の装置の欠点に鑑みてなさ
れたものであって、信号処理と同時にラインメモリを使
用せずにドロップアウト補正を行なうことができる信号
再生処理装置を提供することを目的とする。

本発明による信号再生処理装置は、ディジタル化した再
生信号を所定時間だけ遅延して得た信号を下位所定数ビ
ットをドロップアウト検出信号に応じて所定コードに置
換したのち信号処理用のメモリに書き込み、このメモリ
から読み出したデータ中の所定コードに応じてドロップ
アウト補正を行なう構成となっている。

実施例以下、本発明の実施例につき第１図乃至第７図を参照し
て詳細に説明する。

第１図に示す如く、演奏装置１、A/D変換回路２、ドロ
ップアウトコード置換回路３、フィールドメモリ４、メ
モリ制御回路５及びドロップアウトコード検出回路８
は、第８図の装置と同様に接続されている。しかしなが
ら、本例においてはA/D変換回路２から出力されたｎビ
ットのビデオデータは、シフトレジスタ等からなる遅延
回路10によって所定時間だけ遅延されたのちドロップア
ウトコード置換回路３に供給される。

ドロップアウトコード置換回路３は、例えば演算装置１
からドロップアウト検出信号ｂが供給されたとき遅延回
路10によって遅延されたｎビットのビデオデータの下位
の２ビットD₀、D₁を４クロック期間に亘って“1"に書き
換えるように構成されている。

また、フィールドメモリ４から読み出されたデータは、
ドロップアウトコード検出回路８に供給されると同時に
D/A変換回路９に直接供給される。ドロップアウトコー
ド検出回路８は、フィールドメモリ４から読み出された
データの下位の２ビットD₀、D₁が４クロック期間に亘っ
て“1"のときコード検出信号を発生するように構成され
ている。このドロップアウトコード検出回路８から出力
されたコード検出信号は、メモリ制御回路５に供給され
る。メモリ制御回路５は、コード検出信号の不存在時は
第８図の装置と同様にフィールドメモリ４を制御し、コ
ード検出信号の存在時は読み出しアドレスのアドレス値
を2H前の値にして2H前のビデオデータが読み出されるよ
うに制御する構成となっている。

ここで、“n"すなわちA/D変換回路２における量子化ビ
ット数が８である場合のドロップアウトコード置換回路
３及びフィールドメモリ４の具体的な構成を第２図に示
す。

第２図において、遅延回路10からドロップアウトコード
置換回路３に供給された８ビットのディジタルデータの
うちの上位６ビットD₂〜D₇は、そのまま出力されてフィ
ールドメモリ４に供給されるが、下位の２ビットD₀、D₁
は、それぞれ切換スイッチ31及び32の一方の入力端子に
供給される。切換スイッチ31、32の他方の入力端子には
電源電圧V_CCが印加されている。これら切換スイッチの
制御入力端子には単安定マルチバイブレータ（以下、単
安定マルチと称す）33の出力が供給されている。単安定
マルチ33は、ドロップアウト検出信号ｂによってトリガ
されて４クロック期間に亘って出力が反転する構成とな
っている。切換スイッチ31及び32は、単安定マルチ33の
出力と非反転時はそれぞれビットD₀、D₁を選択的に出力
し、単安定マルチ33の出力の反転値は電源電圧V_CCを選
択的に出力するように構成されている。これら切換スイ
ッチ31、32及び単安定マルチ33によってドロップアウト
検出信号ｂが発生したときビットD₀、D₁が４クロック期
間に亘って“1"に置き換えられることとなる。

ドロップアウトコード置換回路３から出力されたデータ
の各ビットD₀〜D₇は、フィールドメモリ４において、そ
れぞれ８ビットのシリアル・パラレル（以下、Ｓ−Ｐと
称す）変換回路41a〜41hに供給される。これらＳ−Ｐ変
換回路41a〜41bによってドロップアウトコード置換回路
３の出力データは、８サンプル分毎すなわち８クロック
期間内に出力されたデータ毎にまとめられて64ビットの
データブロックとなってメモリ42に供給される。メモリ
42は、１つのアドレスに64ビットのデータを記憶できる
ように構成されており、メモリ制御回路５から出力され
る書き込み及び読み出しアドレス信号ｄ及びｅ並びに書
き込み及び読み出し制御信号ｃ及びｆによって８サンプ
ル分のデータが順次書き込まれ、書き込まれた８サンプ
ル分のデータが順次読み出される。メモリ42から読み出
された８サンプル分のデータからなる各データブロック
は、ビット毎にまとめられてパラレル・シリアル（以
下、Ｐ−Ｓと称す）変換回路43a〜43hの各々に供給され
る。これらＰ−Ｓ変換回路43a〜43hによって８サンプル
分のデータが発生した順に順次出力される。

以上の構成においては第８図の装置と同様にビデオ信号
の再生及び信号処理と同時に時間軸補正が行なわれる
が、メモリ制御回路５からフィールドメモリ４に供給さ
れるアドレス信号が第３図（Ａ）に示す如く変化し、同
図（Ｂ）に示す如き読み出し制御信号ｆ中のアドレス選
択信号と立ち下がりエッジによってフィールドメモリ４
にアドレス信号が取り込まれてアドレス指定が行なわ
れ、同図（Ｃ）に示す如き読み出し制御信号ｆ中のデー
タ出力制御信号の立ち下がりエッジによって直前に取り
込まれたアドレス信号によって指定されたアドレスに書
き込まれているデータが読み出されるものとする。そう
すると、同図（Ｄ）に示す如くアドレスＡ〜Ｃにそれそ
れ書き込まれているデータブロックα〜γが順次読み出
されてＰ−Ｓ変換回路43a〜43hによって各データブロッ
クを形成するデータが順次出力される。

ここで、データブロックα中の３クロック目のデータ以
降の４サンプル中のデータ中にドロップアウトコードが
存在すれば、３クロック目のデータがフィールドメモリ
４から出力され始めた時（時刻t₁）からドロップアウト
コードが検出され始め、アドレス選択信号が立ち下がる
時（時刻t₂）までにドロップアウトコードの検出が完了
する。従って、次に読み出される筈のデータブロックβ
の８クロック目のデータすなわち時刻t₁から13クロック
期間に相当する時間の経過後（時刻t₃）に出力されるデ
ータにドロップアウトによるノイズ成分が含まれていた
としても遅延回路10の遅延時間を13クロック期間に相当
する値以上の値に設定することによりデータブロックβ
が2H前のデータブロックに置換されてドロップアウト補
正がなされる。

また、ドロップアウトコードとして遅延回路10の出力デ
ータの下位の２ビットのみを“1"に置換したコードが用
いられているので、遅延回路10の出力データの全ビット
を“1"に置換したコードを用いた場合に比して画像に及
ぼす影響が少ない。すなわち、ドロップアウトコードを
含むデータがフィールドメモリ４から出力され、このド
ロップアウトコードが検出されてからフィールドメモリ
４の読み出しアドレスが2H前の値になるので、データの
全ビットを“1"に置換したコードが１クロック期間でも
検出されればドロップアウトと判別するようにしても最
低１クロック期間に亘ってドロップアウトコードがD/A
変換回路９に供給される。従って、ドロップアウトコー
ドの直前及び直後のビデオデータが［（MSB）00001111
（LSB）］というように暗いレベルに対応する値になっ
ていると、このドロップアウトコードが［（MSB］11111
111（LSB）］という極めて明るいレベルに対応する値の
データとして誤って出力されることとなり、画像の一部
の輝度が異常に高くなって画像が極めて見苦しくなる
が、本例においては、ドロップアウトコードがビデオデ
ータとして出力されても下位ビットの値が“1"になるだ
けであるので、画像の一部の輝度が異常に高くなって画
像が見苦しくなることはないのである。

また、本例においてはドロップアウトコードとして下位
の２ビットが４クロック期間以上に亘って“1"であるビ
ット群によって形成されるコードを用いているので、例
えば１クロック期間に発生したデータの最下位ビットを
“1"に置き換えて得たコードを用いた場合に最下位ビッ
トをドロップアウトコード専用のビットにする必要が生
じるが、本例においてはドロップアウトコードとして下
位の２ビットが４クロック期間以上に亘って“1"である
ビット群によって形成されるコードを用いているので最
下位ビットをドロップアウトコード専用のビットにする
必要がなく、ビデオ信号の精度が低下することはない。

尚、第１図の装置においてはビデオデータ中にドロップ
アウトコードと同一のパターンが存在する可能性があ
り、その確率は、ドロップアウトコードを生成するため
に下位の２ビットを“1"に置き換える期間を長くする程
低くなり、ドロップアウトコードの検出精度を高くする
ことができるが、そうするとドロップアウトコードが検
出するのに要する時間が長くなる。そこで、ドロップア
ウトコードの検出の精度を高めると同時に検出に要する
時間を短縮することができるようにした装置を第４図及
び第５図に示す。

第４図において、演奏装置１、A/D変換回路２、ドロッ
プアウトコード置換回路３、フィールドメモリ４、メモ
リ制御回路５、ドロップアウトコード検出回路８、D/A
変換回路９及び遅延回路10は、第１図と同様に接続され
ている。しかしながら、本例においては遅延回路10の出
力データは、パターン禁止回路11を介してドロップアウ
トコード置換回路３に供給されている。パターン禁止回
路11は、遅延回路10の出力データの下位２ビットが４ク
ロック期間に亘って“1"になってドロップアウトコード
と等しくなったとき他のコードに置き換えるように構成
されている。

ここで、“n"すなわちA/D変換回路２における量子化ビ
ット数が８である場合のパターン禁止回路11の具体的な
構成を第５図に示す。

第５図において、遅延回路10から出力された８ビットの
ディジタルデータの各ビットD₀〜D₇が８ビットの並列レ
ジスタ111の８つの入力端子の各々に供給される。並列
レジスタ111は、並列レジスタ112〜116と共にシフトレ
ジスタを形成する如く接続されている。すなわち、並列
レジスタ111〜115の各出力は、並列レジスタ112〜116の
各入力端子に供給されている。但し、並列レジスタ113
の出力データの最下位ビットは、NAND（否定論理積）ゲ
ートG₁及びインバータIvを経て並列レジスタ114に供給
されている。

これら並列レジスタ111〜116のクロック入力端子にはク
ロックckが供給されている。このクロックckの立ち上が
りエッジによってディジタル化されたビデオ信号が並列
レジスタ111〜116を順次経たのち出力される。

並列レジスタ113〜115の各入力データの下位２ビット
は、それぞれ２入力NANDゲートG₂〜G₅の各入力になって
いる。ゲートG₂及びG₃の出力は、NOR（否定論理和）ゲ
ートG₆を経てNANDゲートG₈の一入力になっている。ま
た、ゲートG₄及びG₅の出力は、NORゲートG₇を経てNAND
ゲートG₈の他入力になっている。従って、並列レジスタ
113〜115の各入力データの下位２ビットが全て“1"にな
ったときすなわち４クロック期間に亘って下位の２ビッ
トが“1"になるようなデータが供給されたとき、NANDゲ
ートG₈の出力が低レベルになる。

このNANDゲートG₈の出力は、Ｄ形フリップフロップ117
のＤ入力になっている。Ｄ形フリップフロップ117のク
ロック入力端子にはクロックckが供給されている。この
Ｄ形フリップフロップ117のＱ出力は、NANDゲートG₁の
一入力になっている。従って、４クロック期間に亘って
下位の２ビットが“1"になるようなデータが供給された
とき、NANDゲートG₈の出力が低レベルになってＤ形フリ
ップフロップ117がリセット状態となり、ゲートG₁の出
力が高レベルになる。そうすると、並列レジスタ114の
入力データの最下位ビットD₀が“0"になり、並列レジス
タ116から出力されるデータの最下位ビットD₀が第６図
に破線で示す如くなり、パターン禁止回路11から４クロ
ック期間に亘って下位の２ビットが“1"になるようなデ
ータは出力されなくなる。

従って、第４図及び第５図に示す装置においては、ビデ
オデータ中にドロップアウトコードと同一のパターンを
有するデータが存在しても、そのデータのパターンがド
ロップアウトコードと異なるパターンに変更されるの
で、誤ってドロップアウト補正がなされるのを防止する
ことができる。また、このパターンの変更は、最下位ビ
ットD₀の値を変更することによってなされているので、
画像への影響は僅かである。

第７図は、本発明の更に他の実施例を示すブロック図で
あり、ドンロップアウトコード置換回路３とフィールド
メモリ４の間にはドロップアウトコード置換回路３の出
力データ時間軸誤差に応じた時間だけ遅延する可変遅延
回路12が接続されていることを除いて他の各部は第１図
の装置と同様に構成されている。但し、フィールドメモ
リ４へのデータの書き込みは周波数が一定の信号によっ
て行なわれている。かかる構成においても第１図の装置
と同様の作用が働く。

以上、信号処理用のメモリとしてフィールドメモリを用
いた場合について説明したが、本発明は、フレームメモ
リを用いた場合であっても適用することができる。

尚、上記実施例においてはA/D変換回路２とドロップア
ウト置換回路３の間に遅延回路10が接続されているとし
たが、この遅延回路10を接続する代りに演奏装置１とA/
D変換回路２の間にアナログ遅延線を接続してもよい。

また、上記実施例においてはドロップアウトコードは下
位の２ビットを４クロック期間以上に亘って“1"に置き
換えて得られるコードであるとしたが、ドロップアウト
コードとしてはかかるコードに限られるものではなく、
例えば最下位ビットを８クロック期間に亘って“1"また
は“0"に置き換えて得られるコード、最下位ビットを８
クロック期間に亘って交互に“1"及び“0"に置き換えて
得られるコード、下位２ビットを４クロック期間に亘っ
て“0"に置き換えて得られるコード等の如く通常のビデ
オデータでは発生する確率が少ないパターンを有するコ
ードであればいずれのコードを用いてもよい。また、所
定の値に置き換えられる下位のビットとしては、D₀、D₁
に限られないが、画像への影響が少ないビットにするこ
とが望ましい。

発明の効果以上詳述した如く本発明による信号再生処理装置は、デ
ィジタル化した再生信号を所定時間だけ遅延して得た信
号の下位所定数ビットをドロップアウト検出信号に応じ
て所定コードに置換したのち信号処理用のメモリに書き
込み、このメモリから読み出したデータ中の所定コード
に応じてドロップアウト補正を行なう構成となっている
ので、メモリの読み出し側で予めドロップアウトの存在
が確認でき、メモリのアドレス操作によってドロップア
ウトの補正が可能になるため、ドロップアウト補正時の
置換用ビデオデータのためのラインメモリが不要とな
る。また、それと共にメモリから読み出されたデータ中
の所定コードによる画像へ影響が少なく、ドロップアウ
ト検出信号用のメモリを別途設ける必要がないため、簡
単な構成で安価にドロップアウト補正を行なうことがで
きるのである。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の装置の一部の具体回路例を示す回路図、第
３図は、第１図の装置の動作を示すタイミングチャー
ト、第４図は、本発明の他の実施例を示すブロック図、
第５図は、第４図の装置の一部の具体回路例を示す回路
図、第６図は、第４図の装置の動作を示す波形図、第７
図は、本発明の更に他の実施例を示すブロック図、第８
図は、従来の信号再生処理装置を示すブロック図であ
る。主要部分の符号の説明３……ドロップアウトコード置換回路４……フィールドメモリ８……ドロップアウトコード検出回路 10……遅延回路 11……パターン禁止回路

Claims

【特許請求の範囲】

【請求項１】記録情報が記録されている記録媒体から読
み取られた読取信号に基づいて前記記録に対応した再生
ディジタル情報信号を得る記録情報再生手段と、前記読取信号にドロップアウトが発生したときドロップ
アウト検出信号を発生するドロップアウト検出手段と、前記再生ディジタル情報信号を所定時間遅延して遅延再
生情報信号を得る遅延手段と、前記ドロップアウト検出信号に応じて前記遅延再生情報
信号の所定桁ビット値を所定コードに置換するコード置
換手段と、前記遅延再生情報信号を書込アドレス順に順次書き込む
と共に、書き込んだ前記遅延再生情報信号を読出アドレ
ス順に順次読み出すメモリと、前記メモリから読み出された前記遅延再生情報信号の前
記所定桁ビット値が前記所定コードと等しい時には前記
読出アドレスの値を所定値だけ強制的に戻すことにより
ドロップアウト補正を為すドロップアウト補正手段とを
有することを特徴とする信号再生処理装置。