JPH077353B2 - アドレス選択方式 - Google Patents
アドレス選択方式Info
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- JPH077353B2 JPH077353B2 JP26994788A JP26994788A JPH077353B2 JP H077353 B2 JPH077353 B2 JP H077353B2 JP 26994788 A JP26994788 A JP 26994788A JP 26994788 A JP26994788 A JP 26994788A JP H077353 B2 JPH077353 B2 JP H077353B2
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- bit
- cpu
- predetermined
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CPUのアドレス選択方式に関し、特にCPUを持
つアドレスビット数で決定されるアドレス領域よりも大
きなアドレス領域を簡単な回路構成でアドレス選択する
ことができるアドレス選択方式に関する。
つアドレスビット数で決定されるアドレス領域よりも大
きなアドレス領域を簡単な回路構成でアドレス選択する
ことができるアドレス選択方式に関する。
一般に、CPUが直接にアドレス選択し得るアドレス領域
の大きさは、CPUが持つアドレスビット数をｎ＋１とす
ると、2n+1バイトとなる。例えば現在多用されている８
ビット系のCPUの多くは16ビット幅のアドレスバスを持
つため、64Kバイトのアドレス領域を直接にアクセスで
きる。
の大きさは、CPUが持つアドレスビット数をｎ＋１とす
ると、2n+1バイトとなる。例えば現在多用されている８
ビット系のCPUの多くは16ビット幅のアドレスバスを持
つため、64Kバイトのアドレス領域を直接にアクセスで
きる。
ところで、CPUが直接にアクセスできるアドレス領域
は、CPUの実行するプログラム等を記憶するROM以外に、
ワーク領域等に使用するRAMやI/O領域等の他の回路でも
使用される。従って、CPUのアドレスビット数で決定さ
れる大きさのアドレス領域しかアクセスし得えないとす
ると、RAMやI/O領域等の大きさによってROMに格納し得
るプログラム等の大きさが制限されることになる。そこ
で、より大きなサイズのアドレス領域を必要とする場
合、従来は、次のような方式を採用していた。
は、CPUの実行するプログラム等を記憶するROM以外に、
ワーク領域等に使用するRAMやI/O領域等の他の回路でも
使用される。従って、CPUのアドレスビット数で決定さ
れる大きさのアドレス領域しかアクセスし得えないとす
ると、RAMやI/O領域等の大きさによってROMに格納し得
るプログラム等の大きさが制限されることになる。そこ
で、より大きなサイズのアドレス領域を必要とする場
合、従来は、次のような方式を採用していた。
CPUに汎用のメモリ管理機構（MMU）を付加し、アク
セスし得るアドレス領域を拡張する。
セスし得るアドレス領域を拡張する。
MMUを内蔵したCPUの採用に切り替える。
より大きなアドレス領域をアクセスし得るCPUの採
用に切り替える。
用に切り替える。
上述した従来の方式〜によってCPUがアクセスし得
るアドレス領域を拡大することは可能であるが、〜
の何れの方式も、アクセスし得るアドレス領域が大幅
に、例えば数〜数十倍に拡大されてしまう。このため、
CPUがアクセス可能なアドレス領域のサイズよりプログ
ラムサイズが若干小さいがRAMやI/O領域を加味すると僅
かにアドレス領域が不足するといった場合には、回路規
模が大きくなり過ぎ、コスト高になるという欠点があっ
た。
るアドレス領域を拡大することは可能であるが、〜
の何れの方式も、アクセスし得るアドレス領域が大幅
に、例えば数〜数十倍に拡大されてしまう。このため、
CPUがアクセス可能なアドレス領域のサイズよりプログ
ラムサイズが若干小さいがRAMやI/O領域を加味すると僅
かにアドレス領域が不足するといった場合には、回路規
模が大きくなり過ぎ、コスト高になるという欠点があっ
た。
本発明はこのような事情に鑑みて為されたものであり、
その目的は、CPUの持つアドレスビット数で決定される
大きさのアドレス領域よりも若干大きなアドレス領域
を、簡単な回路構成でアドレス選択し得るアドレス選択
方式を提供することにある。
その目的は、CPUの持つアドレスビット数で決定される
大きさのアドレス領域よりも若干大きなアドレス領域
を、簡単な回路構成でアドレス選択し得るアドレス選択
方式を提供することにある。
本発明は上記の目的を達成するために、複数ビットのア
ドレスビット列を出力し得るCPUを含む回路におけるア
ドレス選択方式において、 前記CPUから出力されたアドレスビット列の内の所定の
アドレスビットを除く他の全てのアドレスビットがその
まま入力される特定CPU周辺回路と、 前記CPUから出力されるアドレスビット列が所定ビット
列を示すときは前記特定CPU周辺回路以外の他CPU周辺回
路を選択し、所定ビット列以外のビット列を示すときは
前記特定CPU周辺回路を選択するアドレスデコーダと、 前記他CPU周辺回路の一部を構成し、前記CPUから出力さ
れるアドレス選択制御ビットを保持するアドレス選択制
御ビット保持手段と、 該アドレス選択制御ビット保持手段に保持されたアドレ
ス選択制御ビットが所定値と異なる値を示す場合は、前
記CPUから出力されたアドレスビット列中の前記所定ア
ドレスビットの値そのものを前記特定CPU周辺回路に加
え、前記アドレス選択制御ビットが所定値を示す場合
は、前記CPUから出力されたアドレスビット列中の前記
所定アドレスビットのみが前記所定ビット列中の対応す
るビットの値と相違するときに限り、その対応するビッ
トの値を前記所定アドレスビットの値に代えて前記特定
CPU周辺回路に加えるゲート回路とを有している。
ドレスビット列を出力し得るCPUを含む回路におけるア
ドレス選択方式において、 前記CPUから出力されたアドレスビット列の内の所定の
アドレスビットを除く他の全てのアドレスビットがその
まま入力される特定CPU周辺回路と、 前記CPUから出力されるアドレスビット列が所定ビット
列を示すときは前記特定CPU周辺回路以外の他CPU周辺回
路を選択し、所定ビット列以外のビット列を示すときは
前記特定CPU周辺回路を選択するアドレスデコーダと、 前記他CPU周辺回路の一部を構成し、前記CPUから出力さ
れるアドレス選択制御ビットを保持するアドレス選択制
御ビット保持手段と、 該アドレス選択制御ビット保持手段に保持されたアドレ
ス選択制御ビットが所定値と異なる値を示す場合は、前
記CPUから出力されたアドレスビット列中の前記所定ア
ドレスビットの値そのものを前記特定CPU周辺回路に加
え、前記アドレス選択制御ビットが所定値を示す場合
は、前記CPUから出力されたアドレスビット列中の前記
所定アドレスビットのみが前記所定ビット列中の対応す
るビットの値と相違するときに限り、その対応するビッ
トの値を前記所定アドレスビットの値に代えて前記特定
CPU周辺回路に加えるゲート回路とを有している。
本発明のアドレス選択方式においては、他のCPU周辺回
路の一部を構成するアドレス選択制御ビット保持手段
が、CPUから出力されるアドレス選択制御ビットを保持
し、アドレスデコーダが、CPUから出力されるアドレス
ビット列が所定ビット列を示すときは該CPU周辺回路を
選択し、所定ビット列以外のビット列を示すときは特定
CPU周辺回路を選択し、ゲート回路が、アドレス選択制
御ビット保持手段に保持されたアドレス選択制御ビット
が所定値と異なる値を示す場合は、CPUから出力された
アドレスビット列中の前記所定アドレスビットの値その
ものを特定CPU周辺回路に加えることにより特定CPU周辺
回路のアドレス領域のうち他CPU周辺回路とアドレス空
間が重複しない領域のアクセスを可能とし、アドレス選
択制御ビットが所定値を示す場合は、CPUから出力され
たアドレスビット列中の前記所定アドレスビットのみが
前記所定ビット列中の対応するビットの値と相違すると
きに限り、その対応するビットの値を前記所定アドレス
ビットの値として特定CPU周辺回路に加えることによ
り、特定CPU周辺回路のアドレス領域のうち他CPU周辺回
路とアドレス空間が重複する領域のアクセスを可能とす
る。
路の一部を構成するアドレス選択制御ビット保持手段
が、CPUから出力されるアドレス選択制御ビットを保持
し、アドレスデコーダが、CPUから出力されるアドレス
ビット列が所定ビット列を示すときは該CPU周辺回路を
選択し、所定ビット列以外のビット列を示すときは特定
CPU周辺回路を選択し、ゲート回路が、アドレス選択制
御ビット保持手段に保持されたアドレス選択制御ビット
が所定値と異なる値を示す場合は、CPUから出力された
アドレスビット列中の前記所定アドレスビットの値その
ものを特定CPU周辺回路に加えることにより特定CPU周辺
回路のアドレス領域のうち他CPU周辺回路とアドレス空
間が重複しない領域のアクセスを可能とし、アドレス選
択制御ビットが所定値を示す場合は、CPUから出力され
たアドレスビット列中の前記所定アドレスビットのみが
前記所定ビット列中の対応するビットの値と相違すると
きに限り、その対応するビットの値を前記所定アドレス
ビットの値として特定CPU周辺回路に加えることによ
り、特定CPU周辺回路のアドレス領域のうち他CPU周辺回
路とアドレス空間が重複する領域のアクセスを可能とす
る。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図を参照すると、本発明の一実施例は、CPU1と、RO
M2と、アドレスデコーダ３と、ゲート回路４と、CPU周
辺回路5,6とを有している。
M2と、アドレスデコーダ３と、ゲート回路４と、CPU周
辺回路5,6とを有している。
ROM2は、アドレスビットA0〜Anのｎ＋１ビットのアドレ
スビット列を入力とする2n+1バイトの容量を有する読み
出し専用メモリであり、CPU1で実行すべきプログラム等
を記憶している。CPU1は、アドレスビットA0〜Anのｎ＋
１ビットのアドレスビット列を出力し得る、マイクロプ
ロセッサ等であり、ROM2には、その内の最下位アドレス
ビットA0からアドレスビットAm-1（ｍ≦ｎ）までの全て
のアドレスビットと、アドレスビットAm+1から最上位の
アドレスビットAnまでの全てのアドレスビットとがその
まま入力されており、所定のアドレスビットAmは直接に
は入力されていない。また、CPU1はアドレス信号以外の
信号すなわちデータ，コントロール信号等を伝達するバ
ス７によってROM2および他のCPU周辺回路5,6と接続され
ている。
スビット列を入力とする2n+1バイトの容量を有する読み
出し専用メモリであり、CPU1で実行すべきプログラム等
を記憶している。CPU1は、アドレスビットA0〜Anのｎ＋
１ビットのアドレスビット列を出力し得る、マイクロプ
ロセッサ等であり、ROM2には、その内の最下位アドレス
ビットA0からアドレスビットAm-1（ｍ≦ｎ）までの全て
のアドレスビットと、アドレスビットAm+1から最上位の
アドレスビットAnまでの全てのアドレスビットとがその
まま入力されており、所定のアドレスビットAmは直接に
は入力されていない。また、CPU1はアドレス信号以外の
信号すなわちデータ，コントロール信号等を伝達するバ
ス７によってROM2および他のCPU周辺回路5,6と接続され
ている。
アドレスデコーダ３は、CPU1から出力されるアドレスビ
ット列のうちのアドレスビットAm，Am+1，…，Anを入力
してデコードし、その値がbm，bm+1，…，bn（固定値）
以外のときは、セレクト信号sl1を出力することによりR
OM2を選択し、その値がbm，bm+1，…，bnのときはセレ
クト信号sl2，…，sl3を出力することによりROM2以外の
CPU周辺回路5,6を選択する。
ット列のうちのアドレスビットAm，Am+1，…，Anを入力
してデコードし、その値がbm，bm+1，…，bn（固定値）
以外のときは、セレクト信号sl1を出力することによりR
OM2を選択し、その値がbm，bm+1，…，bnのときはセレ
クト信号sl2，…，sl3を出力することによりROM2以外の
CPU周辺回路5,6を選択する。
CPU周辺回路5,6は、CPU1のバス７に接続されると共に、
アドレスビットA0〜ビットAm-1の内の所定のアドレスビ
ットとアドレスデコーダ３からのセレクト信号sl2，
…，sl3とを入力し、CPU1からのデータの書き込み，読
み出しが可能なRAMやI/Oポート等を構成している。本実
施例においては、特にCPU周辺回路５中にCPU1から所定
値bx（論理“1"または“0"）或いは の値をとる１ビットのアドレス選択制御ビットＸの書き
込みが可能な領域50を設け、この領域50に格納されたダ
ドレス選択制御ビットＸをゲート回路４に加えている。
アドレスビットA0〜ビットAm-1の内の所定のアドレスビ
ットとアドレスデコーダ３からのセレクト信号sl2，
…，sl3とを入力し、CPU1からのデータの書き込み，読
み出しが可能なRAMやI/Oポート等を構成している。本実
施例においては、特にCPU周辺回路５中にCPU1から所定
値bx（論理“1"または“0"）或いは の値をとる１ビットのアドレス選択制御ビットＸの書き
込みが可能な領域50を設け、この領域50に格納されたダ
ドレス選択制御ビットＸをゲート回路４に加えている。
ゲート回路４は、CPU1から出力されるアドレスビット列
のうちアドレスビットAm，Am+1，…，Anと、領域50に保
持されたアドレス選択制御ビットＸとを入力とし、X,A
m+1，…，Anのビット列がbx，bm+1，…，bnのときは、b
mと同一値を持つ出力ＧをCPU1から出力されたアドレス
ビットAmの代わりにROM2へ出力し、それ以外のときはCP
U1から出力されたアドレスビットAmの値そのものを出力
ＧとしてROM2に出力する機能を持つ。即ち、換言すれ
ば、ゲート回路４はＸの値に応じて次のような動作を行
う。
のうちアドレスビットAm，Am+1，…，Anと、領域50に保
持されたアドレス選択制御ビットＸとを入力とし、X,A
m+1，…，Anのビット列がbx，bm+1，…，bnのときは、b
mと同一値を持つ出力ＧをCPU1から出力されたアドレス
ビットAmの代わりにROM2へ出力し、それ以外のときはCP
U1から出力されたアドレスビットAmの値そのものを出力
ＧとしてROM2に出力する機能を持つ。即ち、換言すれ
ば、ゲート回路４はＸの値に応じて次のような動作を行
う。
CPU1から出力されたアドレスのビットAmの値そのものを
出力ＧとしてROM2に出力する。
出力ＧとしてROM2に出力する。
Ｘ＝bxのとき （１） CPU1から出力されたアドレスのAm+1，Am+2，
…，Anの各々が、アドレスデコーダ３の判定基準となる
bm，bm+1，…，bnの内のbmを除くbm+1，bm+2，…，bnの
対応するビットと同一値になるとき； アドレスデコーダ３の判定基準となるbm，bm+1，…，bn
の内のbmを出力ＧとしてROM2に出力する。
…，Anの各々が、アドレスデコーダ３の判定基準となる
bm，bm+1，…，bnの内のbmを除くbm+1，bm+2，…，bnの
対応するビットと同一値になるとき； アドレスデコーダ３の判定基準となるbm，bm+1，…，bn
の内のbmを出力ＧとしてROM2に出力する。
（２） CPU1から出力されたアドレスのAm+1，Am+2，
…，Anが（１）以外のとき； CPU1から出力されたアドレスのビットAmの値そのものを
出力ＧとしてROM2に出力する。
…，Anが（１）以外のとき； CPU1から出力されたアドレスのビットAmの値そのものを
出力ＧとしてROM2に出力する。
但し、ｍ＝ｎの場合、ゲート回路４は、CPU1から出力さ
れるAn（Am）がアドレスデコーダ３における判定基準と
なる所定値と異なる場合、それを反転した値を出力Ｇと
して出力するものである。
れるAn（Am）がアドレスデコーダ３における判定基準と
なる所定値と異なる場合、それを反転した値を出力Ｇと
して出力するものである。
本実施例は以上のような構成を有するため、ROM2および
CPU周辺回路5,6は、CPU1から見てそれぞれ次のアドレス
空間に割り当てられることになる。
CPU周辺回路5,6は、CPU1から見てそれぞれ次のアドレス
空間に割り当てられることになる。
・CPU周辺回路5,6 ｎ＋１ビットのアドレスビットA0〜Anで決定される０番
地から2n+1番地までのアドレス空間のうち、アドレスビ
ットAm〜Anが所定値bm，bm+1，…，bnとなる空間。
地から2n+1番地までのアドレス空間のうち、アドレスビ
ットAm〜Anが所定値bm，bm+1，…，bnとなる空間。
・ROM2 ｎ＋１ビットのアドレスビットA0〜Anで決定される０番
地から2n+1番地までのアドレス空間のうち、アドレスビ
ットAm，Am+1，…，Anが所定値bm，bm+1，…，bn以外と
なる空間。ここで、ROM2自体は2n+1番地のアドレス空間
を持つから、このままではCPU1はROM2の全領域をアクセ
スし得ないが、後述する動作説明から明らかになるよう
に領域50の値Ｘを論理“1"あるいは論理“0"に変更する
ことにより、全領域のアクセスが可能となる。
地から2n+1番地までのアドレス空間のうち、アドレスビ
ットAm，Am+1，…，Anが所定値bm，bm+1，…，bn以外と
なる空間。ここで、ROM2自体は2n+1番地のアドレス空間
を持つから、このままではCPU1はROM2の全領域をアクセ
スし得ないが、後述する動作説明から明らかになるよう
に領域50の値Ｘを論理“1"あるいは論理“0"に変更する
ことにより、全領域のアクセスが可能となる。
次にこのように構成された本実施例のアドレス選択方式
の動作を説明する。
の動作を説明する。
CPU1がCPU周辺回路5,6をアクセスする場合、アドレスビ
ットA0〜Anのうち、アドレスビットAm〜Anのビットが所
定ビットbm，bm+1，…，bnとなり且つアドレスビットA0
〜Am-1がCPU周辺回路5,6のアクセスしたいバイト位置に
合致する値となるアドレスビット列を出力する。このと
き、アドレスデコーダ３は、ROM2以外のCPU周辺回路5,6
の内のアドレスビットAm〜Anで定まる一つのCPU周辺回
路を選択するので、その選択されたCPU周辺回路のみが
有効となり、CPU1から出力された残りのアドレスビット
A0〜Am-1で特定されるバイト位置が選択されることにな
る。
ットA0〜Anのうち、アドレスビットAm〜Anのビットが所
定ビットbm，bm+1，…，bnとなり且つアドレスビットA0
〜Am-1がCPU周辺回路5,6のアクセスしたいバイト位置に
合致する値となるアドレスビット列を出力する。このと
き、アドレスデコーダ３は、ROM2以外のCPU周辺回路5,6
の内のアドレスビットAm〜Anで定まる一つのCPU周辺回
路を選択するので、その選択されたCPU周辺回路のみが
有効となり、CPU1から出力された残りのアドレスビット
A0〜Am-1で特定されるバイト位置が選択されることにな
る。
次に、上記のようなアドレス選択によって、CPU周辺回
路５の領域50に を持つアドレス選択制御ビットＸを書き込んだ状態で、
CPU1が、アドレスビットA0〜Anのうち、アドレスビット
Am，Am+1，…，Anが所定ビットbm，bm+1，…，bn以外の
値となるアドレスビット列を出力すると、アドレスデコ
ーダ３はROM2を選択する。また、ゲート回路４は、前記
の動作を行い、CPU1から出力されたアドレスビットAm
をそのままROM2に出力する。従って、ROM2のアドレス領
域のうち、CPU1から出力されたアドレスビットA0〜Anで
特定されるバイト位置が選択される。ただし、アドレス
選択制御ビットＸが になっている現状態でCPU1がアクセス可能なROM2の領域
は、ROM2の０番地から2n+1番地までの領域のうち、アド
レスビットAm，Am+1，…，Anが所定ビット列bm，bm+1，
…，bnと相違する部分のみである。
路５の領域50に を持つアドレス選択制御ビットＸを書き込んだ状態で、
CPU1が、アドレスビットA0〜Anのうち、アドレスビット
Am，Am+1，…，Anが所定ビットbm，bm+1，…，bn以外の
値となるアドレスビット列を出力すると、アドレスデコ
ーダ３はROM2を選択する。また、ゲート回路４は、前記
の動作を行い、CPU1から出力されたアドレスビットAm
をそのままROM2に出力する。従って、ROM2のアドレス領
域のうち、CPU1から出力されたアドレスビットA0〜Anで
特定されるバイト位置が選択される。ただし、アドレス
選択制御ビットＸが になっている現状態でCPU1がアクセス可能なROM2の領域
は、ROM2の０番地から2n+1番地までの領域のうち、アド
レスビットAm，Am+1，…，Anが所定ビット列bm，bm+1，
…，bnと相違する部分のみである。
そこで、ROM2の領域のうちアドレスビットAm〜Anが所定
ビット列bm，bm+1，…，bnと一致する領域をアクセスす
る場合、CPU1はCPU周辺回路５の領域50に所定値bxを持
つアクセス選択制御ビットＸを書き込み、その後にアク
セスを行う。こうすると、ゲート回路４は前述のの
（１）の動作を行い、アドレスデコーダ３の判定基準と
なるbm，bm+1，…，bnのうちのbmを出力ＧとしてROM2に
出力するので、CPU1から出力されたA0，A1，…，Am-1，
Am（≠bm），bm+1，…，bnは、A0，A1，…，Am-1，bm，
bm+1，…，bnに変換されてROM2に加えられ、CPU1から見
てCPU周辺回路5,6と同一アドレス空間に位置するROM領
域をアクセスすることが可能となる。なお、この状態
で、CPU1は、CPU周辺回路5,6をアクセスすることは勿論
可能であり、またROM2の領域のうちアドレスビットAm〜
Anが となる領域以外はアクセス可能である。なお、ROM2の領
域のうちアドレスビットAm〜Anが となる領域をアクセスする場合には、領域50のアドレス
選択制御ビットＸの値を に変更してからアクセスすれば良い。
ビット列bm，bm+1，…，bnと一致する領域をアクセスす
る場合、CPU1はCPU周辺回路５の領域50に所定値bxを持
つアクセス選択制御ビットＸを書き込み、その後にアク
セスを行う。こうすると、ゲート回路４は前述のの
（１）の動作を行い、アドレスデコーダ３の判定基準と
なるbm，bm+1，…，bnのうちのbmを出力ＧとしてROM2に
出力するので、CPU1から出力されたA0，A1，…，Am-1，
Am（≠bm），bm+1，…，bnは、A0，A1，…，Am-1，bm，
bm+1，…，bnに変換されてROM2に加えられ、CPU1から見
てCPU周辺回路5,6と同一アドレス空間に位置するROM領
域をアクセスすることが可能となる。なお、この状態
で、CPU1は、CPU周辺回路5,6をアクセスすることは勿論
可能であり、またROM2の領域のうちアドレスビットAm〜
Anが となる領域以外はアクセス可能である。なお、ROM2の領
域のうちアドレスビットAm〜Anが となる領域をアクセスする場合には、領域50のアドレス
選択制御ビットＸの値を に変更してからアクセスすれば良い。
第１図の実施例において、アドレスデコーダ３の判定基
準である前記所定ビット列bm，bm+1，…，bnをオール論
理“1"すなわちbm＝bm+1＝，…，bn＝“1"にした場合、
所定値bxは論理“1"となり、ゲート回路４は第２図に示
すように、アドレス選択制御ビットＸとCPU1から出力さ
れるアドレスビットAm+1〜Anとの論理積をとるアンド回
路41と、アンド回路41の出力値とCPU1から出力されるア
ドレスビットAmとの論理和条件信号を出力Ｇとするオア
回路42とで構成することができる。そして、この場合、
CPU1から見たアドレス空間は第３図に示すものとなる。
すなわち、CPU1から見たアドレス空間のうち、アドレス
ビットA0〜Am-1がオール“0"で且つアドレスビットAm〜
Anがオール“1"となるアドレスから、アドレスビットA0
〜Anがオール“1"となる最上位アドレスまでの領域33
は、アドレス選択制御ビットＸの値にかかわらずCPU周
辺回路5,6にマッピングされ、アドレスビットA0〜Anが
オール“0"となる最下位アドレスからアドレスビットA
m+1のみが“0"となるアドレスまでの領域31は、アドレ
ス選択制御ビットＸの値にかかわらずROM2内の同一アド
レスの領域にマッピングされる。また、CPU1から見たア
ドレス空間のうちアドレスビットA0〜Amがオール“0"で
且つアドレスビットAm+1〜Anがオール“1"となるアドレ
スからビットAmのみが“0"となるアドレスまでの領域32
は、アドレス選択制御ビットＸが所定値bx＝“0"の状態
ではROM2内の同一アドレスの領域にマッピングされ、ア
ドレス選択制御ビットＸが の状態ではROM2のアドレス領域のうちビットA0〜ビット
Am-1がオール“0"で且つビットAm〜ビットAnがオール
“1"となるアドレスから、ビットA0〜ビットAnがオール
“1"となる最上位アドレスまでの領域、即ちROM2以外の
CPU周辺回路5,6と同じアドレス空間の領域にマッピング
される。
準である前記所定ビット列bm，bm+1，…，bnをオール論
理“1"すなわちbm＝bm+1＝，…，bn＝“1"にした場合、
所定値bxは論理“1"となり、ゲート回路４は第２図に示
すように、アドレス選択制御ビットＸとCPU1から出力さ
れるアドレスビットAm+1〜Anとの論理積をとるアンド回
路41と、アンド回路41の出力値とCPU1から出力されるア
ドレスビットAmとの論理和条件信号を出力Ｇとするオア
回路42とで構成することができる。そして、この場合、
CPU1から見たアドレス空間は第３図に示すものとなる。
すなわち、CPU1から見たアドレス空間のうち、アドレス
ビットA0〜Am-1がオール“0"で且つアドレスビットAm〜
Anがオール“1"となるアドレスから、アドレスビットA0
〜Anがオール“1"となる最上位アドレスまでの領域33
は、アドレス選択制御ビットＸの値にかかわらずCPU周
辺回路5,6にマッピングされ、アドレスビットA0〜Anが
オール“0"となる最下位アドレスからアドレスビットA
m+1のみが“0"となるアドレスまでの領域31は、アドレ
ス選択制御ビットＸの値にかかわらずROM2内の同一アド
レスの領域にマッピングされる。また、CPU1から見たア
ドレス空間のうちアドレスビットA0〜Amがオール“0"で
且つアドレスビットAm+1〜Anがオール“1"となるアドレ
スからビットAmのみが“0"となるアドレスまでの領域32
は、アドレス選択制御ビットＸが所定値bx＝“0"の状態
ではROM2内の同一アドレスの領域にマッピングされ、ア
ドレス選択制御ビットＸが の状態ではROM2のアドレス領域のうちビットA0〜ビット
Am-1がオール“0"で且つビットAm〜ビットAnがオール
“1"となるアドレスから、ビットA0〜ビットAnがオール
“1"となる最上位アドレスまでの領域、即ちROM2以外の
CPU周辺回路5,6と同じアドレス空間の領域にマッピング
される。
また第１図の実施例において、アドレスデコーダ３の判
定基準である前記所定ビット列bm，bm+1，…，bnをオー
ル論理“0"すなわちbm＝bm+1＝，…，＝bn＝“0"にした
場合、所定値bx＝“0"となり、ゲート回路４は第４図に
示すように、アドレス選択制御ビットＸとCPU1から出力
されるアドレスビットAm+1〜Anとの論理和をとるオア回
路43と、オア回路43の出力値とCPU1から出力されるアド
レスビットAmとの論理積条件信号を出力Ｇとするアンド
回路44とで構成することができる。そして、この場合、
CPU1から見たアドレス空間は第５図に示すものとなる。
即ち、第３図とは対称的に、CPU1から見たアドレス空間
のうち、アドレスビットA0〜Anがオール“0"となる最下
位アドレスからアドレスビットA0〜Am-1がオール“1"で
アドレスビットAm〜Anがオール“0"となるアドレスまで
の領域51は、アドレス選択制御ビットＸの値にかかわら
ずROM2以外のCPU周辺回路5,6にマッピングされ、ビット
Am+1のみが“1"となるアドレスから、ビットA0〜Anがオ
ール“1"となる最上位アドレスまでの領域53は、アドレ
ス選択制御ビットＸの値にかかわらずROM2内の同一アド
レスの領域にマッピングされる。また、CPU1から見たア
ドレス空間のうちアドレスビットAmのみが“1"となるア
ドレスからビットA0〜Amがオール“1"でビットAm+1〜An
がオール“0"となるアドレスまでの領域52は、アドレス
選択制御ビットＸが の状態ではROM2内の同一アドレスの領域にマッピングさ
れ、アドレス選択制御ビットＸが所定値bx＝“0"の状態
ではROM2のアドレス領域のうち、ビットA0〜Anがオール
“0"となる最下位アドレスからビットA0〜Am-1がオール
“1"でビットAm〜Anがオール“0"となるアドレスまでの
領域、即ちROM2以外のCPU周辺回路5,6と重複する領域に
割り当てられる。
定基準である前記所定ビット列bm，bm+1，…，bnをオー
ル論理“0"すなわちbm＝bm+1＝，…，＝bn＝“0"にした
場合、所定値bx＝“0"となり、ゲート回路４は第４図に
示すように、アドレス選択制御ビットＸとCPU1から出力
されるアドレスビットAm+1〜Anとの論理和をとるオア回
路43と、オア回路43の出力値とCPU1から出力されるアド
レスビットAmとの論理積条件信号を出力Ｇとするアンド
回路44とで構成することができる。そして、この場合、
CPU1から見たアドレス空間は第５図に示すものとなる。
即ち、第３図とは対称的に、CPU1から見たアドレス空間
のうち、アドレスビットA0〜Anがオール“0"となる最下
位アドレスからアドレスビットA0〜Am-1がオール“1"で
アドレスビットAm〜Anがオール“0"となるアドレスまで
の領域51は、アドレス選択制御ビットＸの値にかかわら
ずROM2以外のCPU周辺回路5,6にマッピングされ、ビット
Am+1のみが“1"となるアドレスから、ビットA0〜Anがオ
ール“1"となる最上位アドレスまでの領域53は、アドレ
ス選択制御ビットＸの値にかかわらずROM2内の同一アド
レスの領域にマッピングされる。また、CPU1から見たア
ドレス空間のうちアドレスビットAmのみが“1"となるア
ドレスからビットA0〜Amがオール“1"でビットAm+1〜An
がオール“0"となるアドレスまでの領域52は、アドレス
選択制御ビットＸが の状態ではROM2内の同一アドレスの領域にマッピングさ
れ、アドレス選択制御ビットＸが所定値bx＝“0"の状態
ではROM2のアドレス領域のうち、ビットA0〜Anがオール
“0"となる最下位アドレスからビットA0〜Am-1がオール
“1"でビットAm〜Anがオール“0"となるアドレスまでの
領域、即ちROM2以外のCPU周辺回路5,6と重複する領域に
割り当てられる。
以上、本発明の実施例について説明したが、本発明は以
上の実施例にのみ限定されずその他各種の付加変更が可
能である。例えば、第１図の実施例ではアドレスビット
Am〜Anの最下位ビットAmをゲート回路４で修飾してROM2
に加えるものとしたが、ビットAm+1〜Anの内の他の任意
のビットを修飾するようにしても良い。
上の実施例にのみ限定されずその他各種の付加変更が可
能である。例えば、第１図の実施例ではアドレスビット
Am〜Anの最下位ビットAmをゲート回路４で修飾してROM2
に加えるものとしたが、ビットAm+1〜Anの内の他の任意
のビットを修飾するようにしても良い。
また、上記実施例では、所定の１ビットのアドレスビッ
トAmのみをゲート回路４でアドレス修飾してROM2に加え
たが、複数のアドレスビットをゲート回路４でアドレス
修飾してROM2に加えることにより、ROM2の全領域のアク
セスを可能にしても良い。例えば、第３図において、ア
ドレスビットAm〜Anの全てのビットを所定アドレスビッ
トとし、アドレス選択制御ビットＸが所定値の“1"で且
つアドレスビットAm〜Anが所定ビット列中の各対応する
ビットの値とそれぞれ相違するときに限り（即ち、Am〜
Anがオール“0"のときに限り）、ゲート回路４からオー
ル“1"のアドレスビット列をROM2へのアドレスビット列
Am〜Anとして出力すれば、CPU1は０番地からCPU周辺回
路5,6の容量分までの領域のアドレスを発生することに
より、ROM2内の最上位側に位置する領域（CPU周辺回路
5,6と同一アドレス空間の領域）をアクセスすることが
可能となる。
トAmのみをゲート回路４でアドレス修飾してROM2に加え
たが、複数のアドレスビットをゲート回路４でアドレス
修飾してROM2に加えることにより、ROM2の全領域のアク
セスを可能にしても良い。例えば、第３図において、ア
ドレスビットAm〜Anの全てのビットを所定アドレスビッ
トとし、アドレス選択制御ビットＸが所定値の“1"で且
つアドレスビットAm〜Anが所定ビット列中の各対応する
ビットの値とそれぞれ相違するときに限り（即ち、Am〜
Anがオール“0"のときに限り）、ゲート回路４からオー
ル“1"のアドレスビット列をROM2へのアドレスビット列
Am〜Anとして出力すれば、CPU1は０番地からCPU周辺回
路5,6の容量分までの領域のアドレスを発生することに
より、ROM2内の最上位側に位置する領域（CPU周辺回路
5,6と同一アドレス空間の領域）をアクセスすることが
可能となる。
以上説明したように、本発明のアドレス選択方式によれ
ば、プログラム等を記憶するROM等の特定CPU周辺回路の
容量とRAMやI/O領域等のその他のCPU周辺回路の容量と
の合計がCPUの持つアドレスビット数で決定される最大
容量より僅かに大きく且つ特定CPU周辺回路の容量が上
記最大容量より小さく又その他のCPU周辺回路の容量も
小さければ、巣個のゲート素子を追加するだけで、プロ
グラム等を記憶するROMの特定CPU周辺回路およびその他
のCPU周辺回路の全ての領域をアドレス選択可能するこ
とが可能になる効果がある。
ば、プログラム等を記憶するROM等の特定CPU周辺回路の
容量とRAMやI/O領域等のその他のCPU周辺回路の容量と
の合計がCPUの持つアドレスビット数で決定される最大
容量より僅かに大きく且つ特定CPU周辺回路の容量が上
記最大容量より小さく又その他のCPU周辺回路の容量も
小さければ、巣個のゲート素子を追加するだけで、プロ
グラム等を記憶するROMの特定CPU周辺回路およびその他
のCPU周辺回路の全ての領域をアドレス選択可能するこ
とが可能になる効果がある。
第１図は本発明の一実施例のブロック図、 第２図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列bm，bm+1，…bnをオール“1"とした
ときのゲート回路４の構成例を示す図、 第３図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列bm，bm+1，…bnをオール“1"とした
ときのアドレスマップ、 第４図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列bm，bm+1，…bnをオール“0"とした
ときのゲート回路４の構成例を示す図、 第５図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列bm，bm+1，…bnをオール“0"とした
ときのアドレスマップである。 図において、 １……CPU ２……特定のCPU周辺回路を構成するROM ３……アドレスデコーダ ４……ゲート回路 5,6……その他のCPU周辺回路 ７……アドレス信号以外の信号を伝達するバス A0〜An……アドレスを構成する各アドレスビット
となる所定ビット列bm，bm+1，…bnをオール“1"とした
ときのゲート回路４の構成例を示す図、 第３図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列bm，bm+1，…bnをオール“1"とした
ときのアドレスマップ、 第４図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列bm，bm+1，…bnをオール“0"とした
ときのゲート回路４の構成例を示す図、 第５図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列bm，bm+1，…bnをオール“0"とした
ときのアドレスマップである。 図において、 １……CPU ２……特定のCPU周辺回路を構成するROM ３……アドレスデコーダ ４……ゲート回路 5,6……その他のCPU周辺回路 ７……アドレス信号以外の信号を伝達するバス A0〜An……アドレスを構成する各アドレスビット
Claims (1)
- 【請求項１】複数ビットのアドレスビット列を出力し得
るCPUを含む回路におけるアドレス選択方式において、 前記CPUから出力されたアドレスビット列の内の所定の
アドレスビットを除く他の全てのアドレスビットがその
まま入力される特定CPU周辺回路と、 前記CPUから出力されるアドレスビット列が所定ビット
列を示すときは前記特定CPU周辺回路以外の他CPU周辺回
路を選択し、所定ビット列以外のビット列を示すときは
前記特定CPU周辺回路を選択するアドレスデコーダと、 前記他CPU周辺回路の一部を構成し、前記CPUから出力さ
れるアドレス選択制御ビットを保持するアドレス選択制
御ビット保持手段と、 該アドレス選択制御ビット保持手段に保持されたアドレ
ス選択制御ビットが所定値と異なる値を示す場合は、前
記CPUから出力されたアドレスビット列中の前記所定ア
ドレスビットの値そのものを前記特定CPU周辺回路に加
え、前記アドレス選択制御ビットが所定値を示す場合
は、前記CPUから出力されたアドレスビット列中の前記
所定アドレスビットのみが前記所定ビット列中の対応す
るビットの値と相違するときに限り、その対応するビッ
トの値を前記所定アドレスビットの値に代えて前記特定
CPU周辺回路に加えるゲート回路とを具備したことを特
徴とするアドレス選択方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26994788A JPH077353B2 (ja) | 1988-10-26 | 1988-10-26 | アドレス選択方式 |
| EP19890311039 EP0366458B1 (en) | 1988-10-26 | 1989-10-26 | Data processing system wherein a simple peripheral control arrangement enables a CPU to access an enlarged address area |
| AU43808/89A AU615587B2 (en) | 1988-10-26 | 1989-10-26 | Data processing system wherein a simple peripheral control arrangement enables a CPU to access an enlarged address area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26994788A JPH077353B2 (ja) | 1988-10-26 | 1988-10-26 | アドレス選択方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116939A JPH02116939A (ja) | 1990-05-01 |
| JPH077353B2 true JPH077353B2 (ja) | 1995-01-30 |
Family
ID=17479424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26994788A Expired - Lifetime JPH077353B2 (ja) | 1988-10-26 | 1988-10-26 | アドレス選択方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0366458B1 (ja) |
| JP (1) | JPH077353B2 (ja) |
| AU (1) | AU615587B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2003821C (en) * | 1989-04-20 | 1996-12-03 | Richard J. Molnar | Process controller single memory chip shadowing technique |
| JP4771609B2 (ja) * | 2000-05-08 | 2011-09-14 | フルタ電機株式会社 | 空気清浄機付きプランター |
-
1988
- 1988-10-26 JP JP26994788A patent/JPH077353B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-26 AU AU43808/89A patent/AU615587B2/en not_active Ceased
- 1989-10-26 EP EP19890311039 patent/EP0366458B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| AU615587B2 (en) | 1991-10-03 |
| EP0366458B1 (en) | 1995-06-28 |
| EP0366458A3 (en) | 1991-04-17 |
| JPH02116939A (ja) | 1990-05-01 |
| EP0366458A2 (en) | 1990-05-02 |
| AU4380889A (en) | 1990-05-03 |
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