JPS5827253A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5827253A JPS5827253A JP12554481A JP12554481A JPS5827253A JP S5827253 A JPS5827253 A JP S5827253A JP 12554481 A JP12554481 A JP 12554481A JP 12554481 A JP12554481 A JP 12554481A JP S5827253 A JPS5827253 A JP S5827253A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- microprocessor
- addresses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は中央処理装置として機能するマイクロプロセッ
サを含むデータ処理装置に関し、特に、マイクロプロセ
ッサのアドレスビット数により決定されるメモリアドレ
ス空間より大きな容量のメモリをアドレス制御するデー
タ処理装置に関する。
サを含むデータ処理装置に関し、特に、マイクロプロセ
ッサのアドレスビット数により決定されるメモリアドレ
ス空間より大きな容量のメモリをアドレス制御するデー
タ処理装置に関する。
現在、マイクロプロセッサを含むデータ処理装置のメモ
リとして、その大半は半導体メモリが使われている。こ
れらのメモリはマイクシプロセッサから出力されるＣＰ
Ｕアドレス（即ち、マイクシプロセッサのアドレス出力
端子数によって決定されるアドレス総数）によりアクセ
スされ、そこからの読み出しあるいはそこへの賜ぎ込み
が行なわれる。一方、マイクロプロセッサはそのハード
ウェア構成上、ＣＰＵアドレスの総数は製造時に固定さ
れてしまい、その結果、プロセッサが直接アドレス指定
可能なメモリの容量も必然的に限定されてしまっている
。特に、ＬＳＩの進歩によって１チツプの面積は大きく
なっているものの、端子数の増加は直接コスト高となり
、単純にアドレス端子数を増加することはできない。し
かし、これとは相反して、最近半導体メモリのコスト低
減化及びマイク付プロセッサを含むデータ処理装置に要
求される処理能力の増加及びソフトウェア技術の向上化
等に伴って、マイクロプロセッサが直接アドレス指定で
きるメモリ容量だけでは満足できず、より大容量のメモ
リアクセスが要求されている。
リとして、その大半は半導体メモリが使われている。こ
れらのメモリはマイクシプロセッサから出力されるＣＰ
Ｕアドレス（即ち、マイクシプロセッサのアドレス出力
端子数によって決定されるアドレス総数）によりアクセ
スされ、そこからの読み出しあるいはそこへの賜ぎ込み
が行なわれる。一方、マイクロプロセッサはそのハード
ウェア構成上、ＣＰＵアドレスの総数は製造時に固定さ
れてしまい、その結果、プロセッサが直接アドレス指定
可能なメモリの容量も必然的に限定されてしまっている
。特に、ＬＳＩの進歩によって１チツプの面積は大きく
なっているものの、端子数の増加は直接コスト高となり
、単純にアドレス端子数を増加することはできない。し
かし、これとは相反して、最近半導体メモリのコスト低
減化及びマイク付プロセッサを含むデータ処理装置に要
求される処理能力の増加及びソフトウェア技術の向上化
等に伴って、マイクロプロセッサが直接アドレス指定で
きるメモリ容量だけでは満足できず、より大容量のメモ
リアクセスが要求されている。
従来このようにマイクロプロセッサのアドレス端子数で
規定されるメモリ容量よりも多いメモリ容量をアクセス
するデータ処理装置として、使用メモリをいくつかのブ
ロック（以下、メモリバンクという）に分けて、各メモ
リバンクの容置をプロセッサがこれらメモリバンクに対
して割り当てることができるＣＰＵアドレス容量と同容
量にしＣＰＵではメモリバンク選択信号をアドレスとは
別に発生するようにして、大容量のメモリアクセスを可
能としたものもある。このようなデータ処理装置として
第１図に示すような構成が知られている。システム接続
は、マイクロプロセッサ１からの外部データバス２がプ
ログラムメモリ（ＲＯＭ）４とメモリバンク選択回路５
とメモリバンク（ＲＯＭでもＲＡＭでもよい）７，８．
９とに夫々接続されマイクロプロセッサ１からの外部ア
ドレスバス３がプログラムメモリ４とメモリバンク選択
回路５それにメモリバンク７〜９に共通に接続される関
係となる。一方、メモリバンク選択回路５からの出力は
メモリバンク制御信号１０となりメモリバンク切り換え
回路６を制御し、メモリバンク７゜８．９の中から所望
の一つを選択すべくデータバス２と１個のメモリバンク
とを接続する。このバンク選択には、アドレスバス３上
のアドレスデータは何等使用されていないことに注目さ
れたい。
規定されるメモリ容量よりも多いメモリ容量をアクセス
するデータ処理装置として、使用メモリをいくつかのブ
ロック（以下、メモリバンクという）に分けて、各メモ
リバンクの容置をプロセッサがこれらメモリバンクに対
して割り当てることができるＣＰＵアドレス容量と同容
量にしＣＰＵではメモリバンク選択信号をアドレスとは
別に発生するようにして、大容量のメモリアクセスを可
能としたものもある。このようなデータ処理装置として
第１図に示すような構成が知られている。システム接続
は、マイクロプロセッサ１からの外部データバス２がプ
ログラムメモリ（ＲＯＭ）４とメモリバンク選択回路５
とメモリバンク（ＲＯＭでもＲＡＭでもよい）７，８．
９とに夫々接続されマイクロプロセッサ１からの外部ア
ドレスバス３がプログラムメモリ４とメモリバンク選択
回路５それにメモリバンク７〜９に共通に接続される関
係となる。一方、メモリバンク選択回路５からの出力は
メモリバンク制御信号１０となりメモリバンク切り換え
回路６を制御し、メモリバンク７゜８．９の中から所望
の一つを選択すべくデータバス２と１個のメモリバンク
とを接続する。このバンク選択には、アドレスバス３上
のアドレスデータは何等使用されていないことに注目さ
れたい。
そしてこの方法によって選択されたメモリバンクだけが
マイクロプロセッサ１と電気的に接続されデータの読み
出しくリード）あるい６ｊ書き込み（ライト）が実行さ
れる。かかる従来のものは、全メモリバンクに対して同
時にかつ共通にアドレスが入力されるが、ただ′データ
バスとメモリバンクとの接続を１通りだけに選択してや
って、大容量のメモリアクセスを可能とするものである
。換言すれば従来のチップ選択信号としてアドレスでは
なく、別にメモリバンク選択用の制御信号を作ることに
より、大容量アクセスを可能とした点に効果がある。
マイクロプロセッサ１と電気的に接続されデータの読み
出しくリード）あるい６ｊ書き込み（ライト）が実行さ
れる。かかる従来のものは、全メモリバンクに対して同
時にかつ共通にアドレスが入力されるが、ただ′データ
バスとメモリバンクとの接続を１通りだけに選択してや
って、大容量のメモリアクセスを可能とするものである
。換言すれば従来のチップ選択信号としてアドレスでは
なく、別にメモリバンク選択用の制御信号を作ることに
より、大容量アクセスを可能とした点に効果がある。
しかしながら、メモリバンクに格納された一連のプログ
シムやデータ群があるメモリバンクから他のメモリバン
クにまたがるような場合、例えば処理すべき一連のプロ
グラムがメモリバンク７のアドレスｅ半からメモリバン
ク８のアドレス前半にまたがるような場合、この方式で
は不都合が生じる。即ち、プログシムを正確に全部読み
出して実行するためには、メモリバンク７とメモリバン
ク８との境目、即ちメモリバンク７のアクセス終了を検
出してメモリバンク８への切り換えを繁雑にしかも高速
に行なわなければならないからである。
シムやデータ群があるメモリバンクから他のメモリバン
クにまたがるような場合、例えば処理すべき一連のプロ
グラムがメモリバンク７のアドレスｅ半からメモリバン
ク８のアドレス前半にまたがるような場合、この方式で
は不都合が生じる。即ち、プログシムを正確に全部読み
出して実行するためには、メモリバンク７とメモリバン
ク８との境目、即ちメモリバンク７のアクセス終了を検
出してメモリバンク８への切り換えを繁雑にしかも高速
に行なわなければならないからである。
更に、上記方式の欠点としてメモリバンク単位での選択
を行なっているため、メモリバンクとして使用できる容
量はやはりマイクロプロセッサのアドレスビット数に依
存するということである。
を行なっているため、メモリバンクとして使用できる容
量はやはりマイクロプロセッサのアドレスビット数に依
存するということである。
従って、マイクロプロセッサが各メモリバンクに対して
８ビット分のアドレスしか割り当てる余裕がない場合に
は、各々のメモリバンクの容量は最高２８＝２５６ ア
ドレス分しか使用できない。又、メモリバンクを増設す
ることは可能であるが、バ５− ンク数が増える分だけ切換作業や選択作業が複雑になっ
てしまい、高速処理ができなくなる。
８ビット分のアドレスしか割り当てる余裕がない場合に
は、各々のメモリバンクの容量は最高２８＝２５６ ア
ドレス分しか使用できない。又、メモリバンクを増設す
ることは可能であるが、バ５− ンク数が増える分だけ切換作業や選択作業が複雑になっ
てしまい、高速処理ができなくなる。
更に、各メモリバンクの全てにデータバスとアドレスバ
スとの配線接続が要求され、システム構成も極めて煩雑
で、システムの大型化や配線ミスを免れ得ない。
スとの配線接続が要求され、システム構成も極めて煩雑
で、システムの大型化や配線ミスを免れ得ない。
従って、本発明の目的は限られたアドレスビット数でよ
り多くのメモリ容量をアクセスするデータ処理において
、メモリに対するアクセス可能なアドレス空間、特にそ
の開始アドレスの設定が任意に行なえるデータ処理装置
を提供することにある。
り多くのメモリ容量をアクセスするデータ処理において
、メモリに対するアクセス可能なアドレス空間、特にそ
の開始アドレスの設定が任意に行なえるデータ処理装置
を提供することにある。
本発明の他の目的は大容量、即ちプロセッサの定められ
たＣＰＵアドレスによって直接アクセス可能な容量より
も大きい容量をもった１個のメモリチップに対して、そ
のメモリの全アドレス空間内を所望のアドレスから始ま
る小アドレス空間に分割し、各小アドレス空間内ではア
ドレスの境界をもつことなく自由にアクセス可能なデー
タ処理装置を提供することである。
たＣＰＵアドレスによって直接アクセス可能な容量より
も大きい容量をもった１個のメモリチップに対して、そ
のメモリの全アドレス空間内を所望のアドレスから始ま
る小アドレス空間に分割し、各小アドレス空間内ではア
ドレスの境界をもつことなく自由にアクセス可能なデー
タ処理装置を提供することである。
６−
本発明の更に他の目的は、マイク四プロセッサチップと
メモリチップとの接続が容易で、システム構成を簡易化
したデータ処理装置を提供することである。
メモリチップとの接続が容易で、システム構成を簡易化
したデータ処理装置を提供することである。
本発明は、ＣＰＵアドレスとこれを修飾するだめのデー
タとに基いてメモリアドレスを作成するだめの演算手段
をマイクロプロセッサ素子の外に有することを特徴とす
る。
タとに基いてメモリアドレスを作成するだめの演算手段
をマイクロプロセッサ素子の外に有することを特徴とす
る。
本発明の一実施例を以下に図面に基づいてより詳細に説
明する。
明する。
第２図は本発明の一実施例を示す機能ブロック図である
。
。
マイクロプロセッサ１００のデータ端子にはデータバス
２００が接続され、該バスはプログラムメモリ（ＲＯＭ
）４００．オフセットアドレスレジスタ１２０．及びメ
モリブロック１５０に夫々接続されている。又、プロセ
ッサのアドレス端子にはアドレスバス３００が接続され
、これはプログラムメモリ４００とアドレス修飾回路１
４０に接続されている。メモリブロック１５０とプログ
ラムメモリ４００とのアドレス容量の合計はマイクロプ
ロセッサ１００のアドレス端子数によって定まるアドレ
ス容量をこえており、同職にメモリブロック１５０のす
べてをマイクロプロセッサ１００に接続することはでき
ない。一方、プログラムメモリ４００はマイクロプロセ
ッサ１００に直接接続されており、そのすべてのアドレ
スにわたってマイクロプロセッサ１００は自身のアドレ
スで直接アクセスすることができる。ここでマイクロプ
ロセッサ１００が持つアドレス空間のうちプログラムメ
モリ４００が専有していないアドレス空間（通常は連続
したアドレス空間となる）がメモリブロック１５０に与
えることのできるアドレス空間ということになるが、そ
の容ｉｉｔはもちろんメモリブロック１５０の容量より
もはるかに小さい。
２００が接続され、該バスはプログラムメモリ（ＲＯＭ
）４００．オフセットアドレスレジスタ１２０．及びメ
モリブロック１５０に夫々接続されている。又、プロセ
ッサのアドレス端子にはアドレスバス３００が接続され
、これはプログラムメモリ４００とアドレス修飾回路１
４０に接続されている。メモリブロック１５０とプログ
ラムメモリ４００とのアドレス容量の合計はマイクロプ
ロセッサ１００のアドレス端子数によって定まるアドレ
ス容量をこえており、同職にメモリブロック１５０のす
べてをマイクロプロセッサ１００に接続することはでき
ない。一方、プログラムメモリ４００はマイクロプロセ
ッサ１００に直接接続されており、そのすべてのアドレ
スにわたってマイクロプロセッサ１００は自身のアドレ
スで直接アクセスすることができる。ここでマイクロプ
ロセッサ１００が持つアドレス空間のうちプログラムメ
モリ４００が専有していないアドレス空間（通常は連続
したアドレス空間となる）がメモリブロック１５０に与
えることのできるアドレス空間ということになるが、そ
の容ｉｉｔはもちろんメモリブロック１５０の容量より
もはるかに小さい。
今、マイクロプロセッサ１００が、メモリブロック１５
０内にあるメモリデータをアクセスしようとする場合、
書き込み制御信号１１０によってまずオフセットアドレ
スレジスタ１２０にデータバス２００を介してオフセッ
トアドレスデータをセットする。尚、このセントはプロ
セッサから直接そのデータをセクトするようにしてもよ
いし、あるいは外部から例えばスイッチの切り換え等に
よって所望のデータをセクトするようにしてもよい。セ
ットされたオフセットアドレスデータは出力ライン１６
０によりアドレス修飾回路１４０に入力される。そして
、マイクロプロセッサ１００はメモリブロック１５０内
のメモリをアクセスするためにメモリアクセス命令を実
行する。この時マイクロプロセッサから出力されるアド
レスは前記メモリブロック１５０に与えられたメモリ空
間内のアドレス、即ち２のアドレス端子数乗−プログラ
ムメモリアドレス数ということになる。一方メモリブロ
ック１５０には連続した物理的なアドレスが基当てられ
ており、メモリアドレスバス１３０上のアドレスによっ
てビット単位あるいはバイト単位で選択される。尚、メ
モリアドレスバス１３０はアドレス修飾回路１４０の出
力端子に接続されており、オフセットアドレスデータと
ブ９ ０セツサからのアドレスデータとに基いて実効的アドレ
ス数が増加するようなアドレス演算を行なって、その１
１ｊ果がメモリアドレスとしてメモリブロック１５０に
供給される。徒って、マイクロプロセッサ１００がオフ
セットアドレスレジスタ１２０にセットするオフセント
アドレスデータを変更すれば、メモリブロック１５０内
のメモリバイトを選択するだめのメモリアドレスもアド
レス修飾回路の関数に従って変化し、メモリブロック１
５０内で選択される小ブロックのアドレス空間を任意の
アドレスから自由に設定できるようになる。即ち、本実
施例によれば、マイクロプロセッサが出力するオフセッ
トアドレスデータを変化させることにより、メモリブロ
ックを個々のメモリバンクに分割することなく、小ブロ
ックのアドレス空間の境界を任意に設定することができ
る。又メモリブロック内に格納されているプログラムの
実行に従ってオフセットアドレスデータな変化させるこ
とによって、従来のようにメモリバンクの切り換えを別
管理して繁雑に行なう必要もなくブ１０− ログラムの実行を円１する効果を有する。
０内にあるメモリデータをアクセスしようとする場合、
書き込み制御信号１１０によってまずオフセットアドレ
スレジスタ１２０にデータバス２００を介してオフセッ
トアドレスデータをセットする。尚、このセントはプロ
セッサから直接そのデータをセクトするようにしてもよ
いし、あるいは外部から例えばスイッチの切り換え等に
よって所望のデータをセクトするようにしてもよい。セ
ットされたオフセットアドレスデータは出力ライン１６
０によりアドレス修飾回路１４０に入力される。そして
、マイクロプロセッサ１００はメモリブロック１５０内
のメモリをアクセスするためにメモリアクセス命令を実
行する。この時マイクロプロセッサから出力されるアド
レスは前記メモリブロック１５０に与えられたメモリ空
間内のアドレス、即ち２のアドレス端子数乗−プログラ
ムメモリアドレス数ということになる。一方メモリブロ
ック１５０には連続した物理的なアドレスが基当てられ
ており、メモリアドレスバス１３０上のアドレスによっ
てビット単位あるいはバイト単位で選択される。尚、メ
モリアドレスバス１３０はアドレス修飾回路１４０の出
力端子に接続されており、オフセットアドレスデータと
ブ９ ０セツサからのアドレスデータとに基いて実効的アドレ
ス数が増加するようなアドレス演算を行なって、その１
１ｊ果がメモリアドレスとしてメモリブロック１５０に
供給される。徒って、マイクロプロセッサ１００がオフ
セットアドレスレジスタ１２０にセットするオフセント
アドレスデータを変更すれば、メモリブロック１５０内
のメモリバイトを選択するだめのメモリアドレスもアド
レス修飾回路の関数に従って変化し、メモリブロック１
５０内で選択される小ブロックのアドレス空間を任意の
アドレスから自由に設定できるようになる。即ち、本実
施例によれば、マイクロプロセッサが出力するオフセッ
トアドレスデータを変化させることにより、メモリブロ
ックを個々のメモリバンクに分割することなく、小ブロ
ックのアドレス空間の境界を任意に設定することができ
る。又メモリブロック内に格納されているプログラムの
実行に従ってオフセットアドレスデータな変化させるこ
とによって、従来のようにメモリバンクの切り換えを別
管理して繁雑に行なう必要もなくブ１０− ログラムの実行を円１する効果を有する。
以下に、アドレス修飾とメモリブロックアクセスについ
てその一例を説明する。
てその一例を説明する。
今、説明を簡単にするためマイクロプロセッサ１００に
割り当てられたアドレスビット数を８ビツトと仮定する
。データビットは直列転送、並列転送のいづれでもよい
が、ここではバイト処理を行なうものとして８ビット並
列データとする。又プログラムメモリ４００は１２８バ
イト容量のメモリとする。明らかなように８ピツトアド
レスのプロセッサがそのアドレスだけでアクセスできる
アドレス空間は２８＝２５６アドレスである。そして、
その中の１２８アドレスはプログラムメモリ４００によ
って占有されるため、直接アクセスできる他の外部メモ
リは１２８アドレス分しかない。
割り当てられたアドレスビット数を８ビツトと仮定する
。データビットは直列転送、並列転送のいづれでもよい
が、ここではバイト処理を行なうものとして８ビット並
列データとする。又プログラムメモリ４００は１２８バ
イト容量のメモリとする。明らかなように８ピツトアド
レスのプロセッサがそのアドレスだけでアクセスできる
アドレス空間は２８＝２５６アドレスである。そして、
その中の１２８アドレスはプログラムメモリ４００によ
って占有されるため、直接アクセスできる他の外部メモ
リは１２８アドレス分しかない。
しかし、以下に述べるように本発明によれば外部メモリ
の容置が例え６４にアドレス数あるいはそれ以上であっ
ても、プロセッサのアドレスビット数を増すことなく十
分高速かつ容易にアクセスできる。今、外部メモリ即ち
メモリブロック１５０として６４に１デツプメモリを想
定する。本来ならば６４に分のアドレスを指定するため
に１６ビツトのアドレスを要する所である。又、前記し
た従来の方式を用いると単純に１２８バイト１ヂクプメ
モリを５１２個必要とし、かつそのバス切り挨え回路も
複雑である。本例では、オフセットアドレスレジスタ１
２０に１６ビツトのデータをセットし、アドレス修飾回
路１４０でをＪこの１６ビツトデータとＣＰＵアドレス
の８ビツトとを加算するようにする。従って、オフセッ
トアドレスデータとしてＮ番地を設定すれば、メモリア
ドレス１３０はＮ＋Ｏ〜Ｎ−１−１２８までの範囲で６
４に１チツプメモリをアクセスできる。勿ｉ％ｉＩＮ
Ｇ；ｉ任意の値を設定することができ、又ＣＰＵアドレ
スはプログラム実行に応じたプログラムカウンタからの
出力を用いれば、任意の番地をアクセス開始アドレスと
して１２８個分のアドレスにわたるメモリデータを順次
連続してアクセスすることができる。又、８ビツトプロ
グラムカウンタのオーバーフローを検出してオフセット
アドレスレジスタ１２０の値を＋ｌするようにすれば、
それ以上のアドレス空間を連続してアクセスすることが
できる。
の容置が例え６４にアドレス数あるいはそれ以上であっ
ても、プロセッサのアドレスビット数を増すことなく十
分高速かつ容易にアクセスできる。今、外部メモリ即ち
メモリブロック１５０として６４に１デツプメモリを想
定する。本来ならば６４に分のアドレスを指定するため
に１６ビツトのアドレスを要する所である。又、前記し
た従来の方式を用いると単純に１２８バイト１ヂクプメ
モリを５１２個必要とし、かつそのバス切り挨え回路も
複雑である。本例では、オフセットアドレスレジスタ１
２０に１６ビツトのデータをセットし、アドレス修飾回
路１４０でをＪこの１６ビツトデータとＣＰＵアドレス
の８ビツトとを加算するようにする。従って、オフセッ
トアドレスデータとしてＮ番地を設定すれば、メモリア
ドレス１３０はＮ＋Ｏ〜Ｎ−１−１２８までの範囲で６
４に１チツプメモリをアクセスできる。勿ｉ％ｉＩＮ
Ｇ；ｉ任意の値を設定することができ、又ＣＰＵアドレ
スはプログラム実行に応じたプログラムカウンタからの
出力を用いれば、任意の番地をアクセス開始アドレスと
して１２８個分のアドレスにわたるメモリデータを順次
連続してアクセスすることができる。又、８ビツトプロ
グラムカウンタのオーバーフローを検出してオフセット
アドレスレジスタ１２０の値を＋ｌするようにすれば、
それ以上のアドレス空間を連続してアクセスすることが
できる。
この様に、本実施例によればＣＰＵアドレスを増加する
ことなく大容量のメモリをＣＰＵアドレスと無関係に外
付けすることができる。しかも、このメモリは大容Ｎ１
チップメモリでよいので、システム配線が極めて簡単で
もある。又、任意の番地から初まるアドレス空間をメモ
リ内の小ブロックとして規定できるので、途中でブロッ
ク切り換えを要しないようなアドレス空間を自由に設定
できる。又、例えアクセス範囲が広く、複数のブ田ツク
間にまたがるような場合であっても、ブロック切り換え
回数を最小にすることができ、かつその切換え作業も簡
単である。
ことなく大容量のメモリをＣＰＵアドレスと無関係に外
付けすることができる。しかも、このメモリは大容Ｎ１
チップメモリでよいので、システム配線が極めて簡単で
もある。又、任意の番地から初まるアドレス空間をメモ
リ内の小ブロックとして規定できるので、途中でブロッ
ク切り換えを要しないようなアドレス空間を自由に設定
できる。又、例えアクセス範囲が広く、複数のブ田ツク
間にまたがるような場合であっても、ブロック切り換え
回数を最小にすることができ、かつその切換え作業も簡
単である。
尚、本実施例において連続するアドレス空間を大容量単
位に区切って、複数個のメモリブロックを用いることは
可能である。又、プログラムメモリをメモリアト１／ス
バス１３０に共通に接続してもよい。更に、複数個のメ
モリブロックをブロク１３− り選択信号で選択する第１図に本発明を適用しても、大
容量メモリの簡易アクセス効果は達成できる。更に、オ
フセットアドレスデータビット数は任意のビット数でよ
く、又アドレス修飾回路の演算方式も適宜所望の方式を
用いてよい。又、オフセットアドレスレジスタは必要に
応じてプロセッサ１００に内蔵してもよい。
位に区切って、複数個のメモリブロックを用いることは
可能である。又、プログラムメモリをメモリアト１／ス
バス１３０に共通に接続してもよい。更に、複数個のメ
モリブロックをブロク１３− り選択信号で選択する第１図に本発明を適用しても、大
容量メモリの簡易アクセス効果は達成できる。更に、オ
フセットアドレスデータビット数は任意のビット数でよ
く、又アドレス修飾回路の演算方式も適宜所望の方式を
用いてよい。又、オフセットアドレスレジスタは必要に
応じてプロセッサ１００に内蔵してもよい。
第１図は従来のデータ処理装置のブ四ツク図、第２図は
本発明の一実施例を示す機能ブロック図である。 １．１００・・−マイクロプロセッサ、２，２００・・
・データバス、３，３００・・・アドレスバス、４゜４
００・・・プログラムメモリ、５・・・メモリバンク選
択回路、６・・・メモリバンク切り換え回路、７，８゜
９・・・メモリバンク、１０・・・制御信号、１１，１
１０・・・ライト信号、１２０・・・オフセットアドレ
スレジスタ、１３０・・・メモリアドレスバス、１４０
・・−アドレス修飾回路、１５０・・・メモリブロック
、１６０１４− ゛°゛オフセットアドレス。 −１５−
本発明の一実施例を示す機能ブロック図である。 １．１００・・−マイクロプロセッサ、２，２００・・
・データバス、３，３００・・・アドレスバス、４゜４
００・・・プログラムメモリ、５・・・メモリバンク選
択回路、６・・・メモリバンク切り換え回路、７，８゜
９・・・メモリバンク、１０・・・制御信号、１１，１
１０・・・ライト信号、１２０・・・オフセットアドレ
スレジスタ、１３０・・・メモリアドレスバス、１４０
・・−アドレス修飾回路、１５０・・・メモリブロック
、１６０１４− ゛°゛オフセットアドレス。 −１５−
Claims (1)
- マイクロプロセッサとメモリとを有するデータ処理装置
において、マイクロプロセッサから出力されるアドレス
データによって指定可能なアドレス空間を拡張するよう
に前記アドレスデータを修飾する手段を有し、修飾され
たアドレスによって前記メモリをアドレス指定するよう
にしたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12554481A JPS5827253A (ja) | 1981-08-11 | 1981-08-11 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12554481A JPS5827253A (ja) | 1981-08-11 | 1981-08-11 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827253A true JPS5827253A (ja) | 1983-02-17 |
| JPS6232516B2 JPS6232516B2 (ja) | 1987-07-15 |
Family
ID=14912818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12554481A Granted JPS5827253A (ja) | 1981-08-11 | 1981-08-11 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827253A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148548A (ja) * | 1984-12-21 | 1986-07-07 | Nec Corp | メモリアクセス方式 |
| JPS621047A (ja) * | 1985-02-14 | 1987-01-07 | Nec Corp | メモリ回路を有する半導体装置 |
| EP0220327B1 (en) * | 1985-04-30 | 1991-12-27 | Fujitsu Limited | Address expanding system |
| JP2012194819A (ja) * | 2011-03-17 | 2012-10-11 | Mitsubishi Electric Corp | プログラム切替回路、および電子機器 |
| WO2015156065A1 (en) | 2014-04-11 | 2015-10-15 | Eastman Kodak Company | Lithographic printing plate precursor |
| WO2016140820A1 (en) | 2015-03-03 | 2016-09-09 | Eastman Kodak Company | Negative-working lithographic printing plate precursor |
-
1981
- 1981-08-11 JP JP12554481A patent/JPS5827253A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148548A (ja) * | 1984-12-21 | 1986-07-07 | Nec Corp | メモリアクセス方式 |
| JPS621047A (ja) * | 1985-02-14 | 1987-01-07 | Nec Corp | メモリ回路を有する半導体装置 |
| EP0220327B1 (en) * | 1985-04-30 | 1991-12-27 | Fujitsu Limited | Address expanding system |
| JP2012194819A (ja) * | 2011-03-17 | 2012-10-11 | Mitsubishi Electric Corp | プログラム切替回路、および電子機器 |
| WO2015156065A1 (en) | 2014-04-11 | 2015-10-15 | Eastman Kodak Company | Lithographic printing plate precursor |
| WO2016140820A1 (en) | 2015-03-03 | 2016-09-09 | Eastman Kodak Company | Negative-working lithographic printing plate precursor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232516B2 (ja) | 1987-07-15 |
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