JPH077356B2 - パイプライン方式のマイクロプロセッサ - Google Patents
パイプライン方式のマイクロプロセッサInfo
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- JPH077356B2 JPH077356B2 JP1124533A JP12453389A JPH077356B2 JP H077356 B2 JPH077356 B2 JP H077356B2 JP 1124533 A JP1124533 A JP 1124533A JP 12453389 A JP12453389 A JP 12453389A JP H077356 B2 JPH077356 B2 JP H077356B2
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- memory
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- Microelectronics & Electronic Packaging (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はパイプライン方式のマイクロプロセッサ、特に
オペランドデータ書込み時にタグメモリの検索を行なう
ことなしに、直ちにデータメモリへの書込みを可能にす
ることによってオペランドデータ書込み動作を高速化し
たパイプライン方式のマイクロプロセッサに関するもの
である。
オペランドデータ書込み時にタグメモリの検索を行なう
ことなしに、直ちにデータメモリへの書込みを可能にす
ることによってオペランドデータ書込み動作を高速化し
たパイプライン方式のマイクロプロセッサに関するもの
である。
（従来の技術） 従来技術によるパイプライン方式のマイクロプロセッサ
において、キャッシュメモリ内のタグメモリの検索は、
オペランドデータ読み出しステージ（OF）で行なわれる
と共に、オペランドデータ書込みステージで行なわれて
いた。
において、キャッシュメモリ内のタグメモリの検索は、
オペランドデータ読み出しステージ（OF）で行なわれる
と共に、オペランドデータ書込みステージで行なわれて
いた。
第４図は、上記従来技術によるパイプライン方式のマイ
クロプロセッサにおけるパイプライン処理の流れとキャ
ッシュメモリの制御の概略構成を示す。すなわち、同図
においてIFは命令フェッチステージ、DCは命令デコード
ステージ、AGはオペランドアドレス生成ステージ、OFは
オペランドデータ読み出しステージ、EXは演算実行ステ
ージ、OSはオペランドデータ書き込みステージを示す
が、前記タグメモリの検索はオペランドデータ読み出し
ステージ（OF）と、そしてオペランドデータ書込みステ
ージ（OS）において行なわれていた。
クロプロセッサにおけるパイプライン処理の流れとキャ
ッシュメモリの制御の概略構成を示す。すなわち、同図
においてIFは命令フェッチステージ、DCは命令デコード
ステージ、AGはオペランドアドレス生成ステージ、OFは
オペランドデータ読み出しステージ、EXは演算実行ステ
ージ、OSはオペランドデータ書き込みステージを示す
が、前記タグメモリの検索はオペランドデータ読み出し
ステージ（OF）と、そしてオペランドデータ書込みステ
ージ（OS）において行なわれていた。
［発明の構成］ （発明が解決しようとする課題） しかしながら、第４図に示すような従来技術による構成
では、OSステージでタグメモリの検索が行なわれるた
め、タグメモリを読み出してからキャッシュメモリのヒ
ットまたはミスヒットの判定後でなければデータメモリ
に対するライトオペランドデータの書込みは行なえなか
った。したがって、オペランド書込み時において、デー
タメモリへデータを書込むまでにかなり時間を要し、ま
た場合によってはOSステージが２マシンサイクル必要と
なり、マイクロプロセッサの高速化が妨げられていた。
では、OSステージでタグメモリの検索が行なわれるた
め、タグメモリを読み出してからキャッシュメモリのヒ
ットまたはミスヒットの判定後でなければデータメモリ
に対するライトオペランドデータの書込みは行なえなか
った。したがって、オペランド書込み時において、デー
タメモリへデータを書込むまでにかなり時間を要し、ま
た場合によってはOSステージが２マシンサイクル必要と
なり、マイクロプロセッサの高速化が妨げられていた。
ところで、一般に従来のキャッシュメモリ１の構成は、
第５図に示すように主記憶装置の内容の一部を記憶する
データメモリ３、データメモリのそれぞれのブロックに
対応するアドレスタグを記憶するタグメモリ５、該タグ
メモリの内容をオペランドアドレスと比較してキャッシ
ュメモリのヒット、ミスヒットを判定する比較器７から
構成されている。この構成では、第６図に示すようにオ
ペランドフェッチ段（OF）でタグメモリ５の読出しおよ
びデータメモリ３の読出しが同時に行なわれ、キャッシ
ュメモリ１のヒット、ミスヒットの判定後に、演算実行
段（EXE）で、演算器へデータを転送し、オペランド記
憶段（OS）で再びタグメモリ５を読み出してからキャッ
シュメモリ１のヒット、ミスヒットの判定が行なわれて
いる。そして、この判定後にデータメモリ３に対する書
込みが行われている。したがって、オペランドデータ書
込み時において、キャッシュメモリ１へデータを書き込
むまでに多くの時間を要し、高速化の妨げとなってい
た。
第５図に示すように主記憶装置の内容の一部を記憶する
データメモリ３、データメモリのそれぞれのブロックに
対応するアドレスタグを記憶するタグメモリ５、該タグ
メモリの内容をオペランドアドレスと比較してキャッシ
ュメモリのヒット、ミスヒットを判定する比較器７から
構成されている。この構成では、第６図に示すようにオ
ペランドフェッチ段（OF）でタグメモリ５の読出しおよ
びデータメモリ３の読出しが同時に行なわれ、キャッシ
ュメモリ１のヒット、ミスヒットの判定後に、演算実行
段（EXE）で、演算器へデータを転送し、オペランド記
憶段（OS）で再びタグメモリ５を読み出してからキャッ
シュメモリ１のヒット、ミスヒットの判定が行なわれて
いる。そして、この判定後にデータメモリ３に対する書
込みが行われている。したがって、オペランドデータ書
込み時において、キャッシュメモリ１へデータを書き込
むまでに多くの時間を要し、高速化の妨げとなってい
た。
本発明の目的はオペランド書込み時においても、キャッ
シュメモリの高速動作を発揮させて効率的なデータ処理
が行ないうるパイプライン方式のマイクロプロセッサを
提供することである。
シュメモリの高速動作を発揮させて効率的なデータ処理
が行ないうるパイプライン方式のマイクロプロセッサを
提供することである。
［発明の構成］ （課題を解決するための手段） このため、本発明に従うマイクロプロセッサは、少なく
ともデータの読み出しを行うステージと、データの演算
を実行するステージと、データの書き込みを行うステー
ジとを有するパイプライン方式のマイクロプロセッサに
して、 データを記憶するためのデータメモリと、上記データメ
モリに記憶されたデータに対応するアドレスタグを記憶
するためのタグメモリと、上記タグメモリの内容をオペ
ランドアドレスと比較してキャッシュメモリのヒットお
よびミスヒットを判定するための比較器と、上記キャッ
シュメモリのヒットおよびミスヒットの情報を保持する
ための保持手段と、データ読み出しステージにおいて、
データ読み出しのための上記タグメモリの読み出し、上
記比較器によるヒットおよびミスヒットの判定、および
データメモリよりのデータの読み出しが行なわれると共
に、データ書き込みのための上記タグメモリの読み出
し、上記比較器によるヒットおよびミスヒットの判定が
行なわれ、演算実行ステージにおいて、読み出されたデ
ータの演算実行が行なわれている間、上記データ書き込
みのためのヒットおよびミスヒットの判定結果が、上記
保持手段に保持され、データ書き込みステージにおい
て、上記保持手段よりのヒットおよびミスヒットの判定
結果に従って、上記データメモリへのデータの書込みの
みが行われる様に上記データメモリ、タグメモリ、比較
器、および保持手段の制御を行う制御手段とを具備して
いる。
ともデータの読み出しを行うステージと、データの演算
を実行するステージと、データの書き込みを行うステー
ジとを有するパイプライン方式のマイクロプロセッサに
して、 データを記憶するためのデータメモリと、上記データメ
モリに記憶されたデータに対応するアドレスタグを記憶
するためのタグメモリと、上記タグメモリの内容をオペ
ランドアドレスと比較してキャッシュメモリのヒットお
よびミスヒットを判定するための比較器と、上記キャッ
シュメモリのヒットおよびミスヒットの情報を保持する
ための保持手段と、データ読み出しステージにおいて、
データ読み出しのための上記タグメモリの読み出し、上
記比較器によるヒットおよびミスヒットの判定、および
データメモリよりのデータの読み出しが行なわれると共
に、データ書き込みのための上記タグメモリの読み出
し、上記比較器によるヒットおよびミスヒットの判定が
行なわれ、演算実行ステージにおいて、読み出されたデ
ータの演算実行が行なわれている間、上記データ書き込
みのためのヒットおよびミスヒットの判定結果が、上記
保持手段に保持され、データ書き込みステージにおい
て、上記保持手段よりのヒットおよびミスヒットの判定
結果に従って、上記データメモリへのデータの書込みの
みが行われる様に上記データメモリ、タグメモリ、比較
器、および保持手段の制御を行う制御手段とを具備して
いる。
（作用） 上記の構成により、オペランドデータ書込み時のタグメ
モリの検索がオペランド読出し時と同じパイプラインス
テージで行なわれることによって、オペランドデータ書
込みデータではデータメモリへの書込みだけで行なわ
れ、よってオペランド書込みステージでもキャッシュメ
モリの高速性が維持される。
モリの検索がオペランド読出し時と同じパイプラインス
テージで行なわれることによって、オペランドデータ書
込みデータではデータメモリへの書込みだけで行なわ
れ、よってオペランド書込みステージでもキャッシュメ
モリの高速性が維持される。
（実施例） 第１図は本発明によるパイプライン方式のマイクロプロ
セッサのパイプライン処理の流れとキャッシュメモリ制
御の基本構成を示す。
セッサのパイプライン処理の流れとキャッシュメモリ制
御の基本構成を示す。
同図において、処理の流れは、命令フェッチステージ1
0、命令デコードステージ11、オペランドアドレス生成
ステージ12、オペランド読み出しステージ13、演算実行
ステージ14、オペランド書き込みステージ15、ここで16
はキャッシュメモリ、17はオペランドフェッチ読み出し
ステージ13においてセットされる第１のフリップフロッ
プ（FF）、18は演算実行ステージ14においてセットされ
る第２のフリップフロップ、19はオペランド書き込みス
テージでセットされる第３のフリップフロップを示す。
0、命令デコードステージ11、オペランドアドレス生成
ステージ12、オペランド読み出しステージ13、演算実行
ステージ14、オペランド書き込みステージ15、ここで16
はキャッシュメモリ、17はオペランドフェッチ読み出し
ステージ13においてセットされる第１のフリップフロッ
プ（FF）、18は演算実行ステージ14においてセットされ
る第２のフリップフロップ、19はオペランド書き込みス
テージでセットされる第３のフリップフロップを示す。
このように構成された本発明によるパイプライン方式の
マイクロプロセッサにおいて、オペランド読み出しステ
ージ13において、オペランドデータ読み出しのためのオ
ペランドアドレスにもとづいてキャッシュメモリ16内の
タグメモリ20（第２図）の検索を行い、キャッシュヒッ
ト／ミスヒットの判定を行い、データメモリ22（第２
図）からオペランドデータを読出す。それと共に、オペ
ランドデータ書込みのためのタグメモリ20の検索を行
い、キャッシュヒット／ミスヒットの判定を行い、その
キャッシュヒット／ミスヒットの判定結果を第１のFF17
に記憶してから読出したオペランドデータをオペランド
実行ステージ14へ転送して実行する。
マイクロプロセッサにおいて、オペランド読み出しステ
ージ13において、オペランドデータ読み出しのためのオ
ペランドアドレスにもとづいてキャッシュメモリ16内の
タグメモリ20（第２図）の検索を行い、キャッシュヒッ
ト／ミスヒットの判定を行い、データメモリ22（第２
図）からオペランドデータを読出す。それと共に、オペ
ランドデータ書込みのためのタグメモリ20の検索を行
い、キャッシュヒット／ミスヒットの判定を行い、その
キャッシュヒット／ミスヒットの判定結果を第１のFF17
に記憶してから読出したオペランドデータをオペランド
実行ステージ14へ転送して実行する。
その際に第１のFF17に記憶されたヒット／ミスヒット判
定内容を次段に対応する第２のFF18へ移す。
定内容を次段に対応する第２のFF18へ移す。
しかる後、オペランド書込みステージ15において、第２
のFF18の内容を第３のFF19へ移し、第３のFF19の内容を
参照して、オペランドデータをキャッシュメモリ16内の
データメモリ22へ書込む。したがって、本発明において
は、従来技術によるパイプライン方式のマイクロプロセ
ッサと異なり、オペランド書込みステージにおいて、タ
グメモリ20を検索しなくとも第３のFF19の内容にしたが
ってオペランドデータをデータメモリへ書込むことが可
能になったため、処理時間が短縮できる。
のFF18の内容を第３のFF19へ移し、第３のFF19の内容を
参照して、オペランドデータをキャッシュメモリ16内の
データメモリ22へ書込む。したがって、本発明において
は、従来技術によるパイプライン方式のマイクロプロセ
ッサと異なり、オペランド書込みステージにおいて、タ
グメモリ20を検索しなくとも第３のFF19の内容にしたが
ってオペランドデータをデータメモリへ書込むことが可
能になったため、処理時間が短縮できる。
第２図は、本発明に従うマイクロプロセッサのキャッシ
ュメモリ周辺の詳細な構成を示す。
ュメモリ周辺の詳細な構成を示す。
このキャッシュメモリは、タグメモリ20、タグメモリ用
の第１のアドレスデコーダ21、データメモリ22、データ
メモリ用の第２のアドレスデコーダ23、比較器24、第1,
第2,第３のフリップフロップ17,18,19を有している。そ
して、上記第１および第２のアドレスデコーダ22,23、
上記第1,第2,第３のフリップフロップ17,18,19等は、上
述の如くに、オペランド書き込みステージにおいて、デ
ータの書込みのみが行なわれる様に、CPU25等よりの制
御信号によって制御されている。
の第１のアドレスデコーダ21、データメモリ22、データ
メモリ用の第２のアドレスデコーダ23、比較器24、第1,
第2,第３のフリップフロップ17,18,19を有している。そ
して、上記第１および第２のアドレスデコーダ22,23、
上記第1,第2,第３のフリップフロップ17,18,19等は、上
述の如くに、オペランド書き込みステージにおいて、デ
ータの書込みのみが行なわれる様に、CPU25等よりの制
御信号によって制御されている。
本発明においては、タグメモリ様の第１のアドレスデコ
ーダ21およびデータメモリ用の第２のアドレスデコーダ
23が別個に設けられているので、タグメモリ20とデータ
メモリ22が独立して動作できる。したがって読み出しス
テージにおいて、オペランドデータ書込みのためのオペ
ランドアドレスの上位部分と、第１のアドレスデコーダ
21でデコードしたタグメモリ20の内容と比較器24で比較
して、その結果のヒット／ミスヒット情報を第１のFF17
にセットしておいて、処理の進行に伴ない第２のおよび
第３のFF18,19へ移し、オペランド書込みステージ15
（第１図参照）において、該第３のFF19の内容を参照し
て直ちにオペランドデータをデータメモリ22へ書込むよ
うにしている。
ーダ21およびデータメモリ用の第２のアドレスデコーダ
23が別個に設けられているので、タグメモリ20とデータ
メモリ22が独立して動作できる。したがって読み出しス
テージにおいて、オペランドデータ書込みのためのオペ
ランドアドレスの上位部分と、第１のアドレスデコーダ
21でデコードしたタグメモリ20の内容と比較器24で比較
して、その結果のヒット／ミスヒット情報を第１のFF17
にセットしておいて、処理の進行に伴ない第２のおよび
第３のFF18,19へ移し、オペランド書込みステージ15
（第１図参照）において、該第３のFF19の内容を参照し
て直ちにオペランドデータをデータメモリ22へ書込むよ
うにしている。
なお、本発明における実施例においては、上記のように
３個のFF17,18,19とを設け、処理の進行にしたがってFF
17からFF19へとヒット／ミスヒット判定内容を移すよう
にしているが、フリップフロップFFへの判定結果のセッ
トおよびその内容の読出しタイミングを適当にすること
によってFFを１個とすることによって可能であること
は、当業者が想到しうる範囲である。
３個のFF17,18,19とを設け、処理の進行にしたがってFF
17からFF19へとヒット／ミスヒット判定内容を移すよう
にしているが、フリップフロップFFへの判定結果のセッ
トおよびその内容の読出しタイミングを適当にすること
によってFFを１個とすることによって可能であること
は、当業者が想到しうる範囲である。
第３図は、第２図に示した本発明によるキャッシュメモ
リを用いて第１に示す本発明のパイプライン方式のマイ
クロプロセッサの動作を説明するタイミング図である。
リを用いて第１に示す本発明のパイプライン方式のマイ
クロプロセッサの動作を説明するタイミング図である。
第１図および第２図に関連して説明したように、また第
３図に示すように本発明においては、オペランド読み出
しステージ（OF）13において、オペランド読み出しのた
めのタグメモリの検索の結果としてデータメモリの読出
しと、オペランド書込みのためのヒット／ミスヒットの
判定とが独立して行なわれ、オペランド書込みのための
ヒット／ミスヒット判定結果が少なくとも１個のフリッ
プフロップ（FF）にセットされ、オペランドデータの実
行後、オペランド書込みステージ15（OS）において該FF
の内容にもとづいて、データメモリへの書込みのみが直
ちに行なわれる。
３図に示すように本発明においては、オペランド読み出
しステージ（OF）13において、オペランド読み出しのた
めのタグメモリの検索の結果としてデータメモリの読出
しと、オペランド書込みのためのヒット／ミスヒットの
判定とが独立して行なわれ、オペランド書込みのための
ヒット／ミスヒット判定結果が少なくとも１個のフリッ
プフロップ（FF）にセットされ、オペランドデータの実
行後、オペランド書込みステージ15（OS）において該FF
の内容にもとづいて、データメモリへの書込みのみが直
ちに行なわれる。
［発明の効果］ 以上、本発明の実施例について述べてきたが、本発明に
よるパイプライン方式のマイクロプロセッサにおいて
は、従来技術で行なわれていたオペランド書込み時のタ
グメモリの検索が不要となり、フリップフロップ内に記
憶されているヒット／ミスヒット情報にもとづいてオペ
ランドデータを直ちにデータメモリへ書込めるので、オ
ペランド書込み時間が短縮できる。したがって、処理速
度が高速化され、システム全体の性能が向上できる。
よるパイプライン方式のマイクロプロセッサにおいて
は、従来技術で行なわれていたオペランド書込み時のタ
グメモリの検索が不要となり、フリップフロップ内に記
憶されているヒット／ミスヒット情報にもとづいてオペ
ランドデータを直ちにデータメモリへ書込めるので、オ
ペランド書込み時間が短縮できる。したがって、処理速
度が高速化され、システム全体の性能が向上できる。
第１図は本発明によるパイプライン処理の流れとキャッ
シュメモリの制御図、 第２図は本発明によるキャッシュメモリ周辺の構成図、 第３図は第１図および第２図に関連した動作説明図、 第４図は従来技術によるパイプライン処理の流れとキャ
ッシュメモリの制御図、 第５図は従来技術によるキャッシュメモリの構成図、 第６図は第４図および第５図に関連した動作説明図、を
それぞれ示す。 10……命令フェッチステージ 11……命令デコードステージ 13……オペランド読み出しステージ 14……オペランド実行ステージ 15……オペランド書込みステージ 16……キャッシュメモリ 17,18,19……フリップ・フロップ 20……タグメモリ 21……第１のアドレスデコーダ 22……データメモリ 23……第２のアドレスデコーダ 24……比較器
シュメモリの制御図、 第２図は本発明によるキャッシュメモリ周辺の構成図、 第３図は第１図および第２図に関連した動作説明図、 第４図は従来技術によるパイプライン処理の流れとキャ
ッシュメモリの制御図、 第５図は従来技術によるキャッシュメモリの構成図、 第６図は第４図および第５図に関連した動作説明図、を
それぞれ示す。 10……命令フェッチステージ 11……命令デコードステージ 13……オペランド読み出しステージ 14……オペランド実行ステージ 15……オペランド書込みステージ 16……キャッシュメモリ 17,18,19……フリップ・フロップ 20……タグメモリ 21……第１のアドレスデコーダ 22……データメモリ 23……第２のアドレスデコーダ 24……比較器
Claims (2)
- 【請求項１】オペランド読み出しステージと、演算実行
ステージとオペランド書き込みステージとがこの順で連
続した流れの部分を少なくとも有するパイプライン方式
のマイクロプロセッサにして、 データを記憶するためのデータメモリと、 前記データメモリに記憶されたデータに対応するアドレ
スタグを記憶するためのタグメモリと、 前記タグメモリの内容をオペランドアドレスと比較して
ヒットおよびミスヒットを判定するための比較器と、 前記判定の結果を保持するための保持手段と、 前記データメモリ，タグメモリ，比較器，および保持手
段の制御を行う制御手段とを具備し、 前記オペランド読み出しステージにおいて、データ読み
出しのための前記タグメモリの第１の検索、前記ヒット
およびミスヒットの第１の判定、およびデータメモリよ
りのデータの読み出しを行うとともに前記データの読み
出しと同一タイミングにおいて、オペランドデータ書き
込みのための前記タグメモリの第２の検索、前記ヒット
およびミスヒットの第２の判定が行なわれ、 前記演算実行ステージにおいて、前記読み出されたデー
タの演算実行と、前記第２の判定の結果の前記保持手段
による保持を行ない、 前記オペランド書き込みステージにおいて、前記第２の
判定の結果に従って、前記データメモリへの前記オペラ
ンドデータの書き込みが行なわれることを特徴とするマ
イクロプロセッサ。 - 【請求項２】オペランド読み出しステージと、演算実行
ステージとオペランド書き込みステージとがこの順で連
続した流れの部分を少なくとも有するパイプライン方式
のマイクロプロセッサにして、 データを記憶するためのデータメモリと、 前記データメモリに記載されたデータに対応するアドレ
スタグを記憶するためのタグメモリと、 前記タグメモリ用の第１のアドレスデコーダと、前記デ
ータメモリ用の第２のアドレスレコーダと、 前記タグメモリの内容をオペランドアドレスと比較して
ヒットおよびミスヒットを判定するための比較器と、 前記判定の結果を記憶する少なくとも１個の記憶手段
と、 前記データメモリ、タグメモリ、第１および第２のアド
レスデコーダ，比較器，記憶手段の制御を行う制御手段
とを具備し、 前記第１および第２のアドレスデコーダのデコード結果
にしたがって前記タグメモリの検索および前記データメ
モリのデータの読み出し又は書き込みを行うべく構成
し、 前記オペランド読み出しステージにおいて、第１のタグ
メモリの検索および第１のヒットおよびミスヒットの判
定とにより前記データの読み出しを行い、さらに、前記
データの読み出しと同一タイミングにおいて、オペラン
ド書き込みのための第２のタグメモリの検索および第２
のヒットおよびミスヒットの判定を行ない、 前記演算実行ステージにおいて、前記読み出されたデー
タの演算実行と、前記第２のヒットおよびミスヒットの
判定の結果の前記記憶手段による記憶・保持を行ない、 前記オペランド書き込みステージにおいて、前記第２の
ヒットおよびミスヒットの判定の結果にもとづいて、前
記データメモリへのオペランドデータの書き込みが行な
われることを特徴とするマイクロプロセッサ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124533A JPH077356B2 (ja) | 1989-05-19 | 1989-05-19 | パイプライン方式のマイクロプロセッサ |
| KR1019900007077A KR930003401B1 (ko) | 1989-05-19 | 1990-05-17 | 파이프라인방식(pipeline方式)의 마이크로프로세서 |
| EP90109595A EP0398382B1 (en) | 1989-05-19 | 1990-05-21 | Pipeline processor and pipeline processing method for microprocessor |
| DE69028655T DE69028655T2 (de) | 1989-05-19 | 1990-05-21 | Pipelineprozessor und Pipelineverarbeitungsverfahren |
| US07/525,774 US5197134A (en) | 1989-05-19 | 1990-05-21 | Pipeline processor for performing write instruction by referring to cache memory search result obtained during idling state of operand reading cycle |
| US07/824,877 US5228370A (en) | 1989-05-19 | 1992-01-24 | Method of manufacturing molding material containing metal fibers and apparatus therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124533A JPH077356B2 (ja) | 1989-05-19 | 1989-05-19 | パイプライン方式のマイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02304650A JPH02304650A (ja) | 1990-12-18 |
| JPH077356B2 true JPH077356B2 (ja) | 1995-01-30 |
Family
ID=14887832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1124533A Expired - Fee Related JPH077356B2 (ja) | 1989-05-19 | 1989-05-19 | パイプライン方式のマイクロプロセッサ |
Country Status (5)
| Country | Link |
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